測試資料之鏈路架構

Abstract

本發明係有關於一種鏈路架構，尤指一種測試資料之鏈路架構，其包括有一第一資料鏈及一第二資料鏈；第一資料鏈上串列有複數個第一資料處理模組，可處理一第一壓縮資料而產生對應之第一解碼資料，第二資料鏈上串列有複數個分別對應各個第一資料處理模組之第二資料儲存模組，而第二資料鏈係可將一第二資料傳送給各個第二資料儲存模組，且各第一資料處理模組係可將第一解碼資料將傳送至第二資料儲存模組，並與第二資料組配成一測試樣本資料，晶片內部設置此電路則在進行測試時不僅可減少傳輸測試樣本資料量，更可有效縮短資料傳輸之時間。