類比與混合訊號矽智財之行為模型設計與應用經驗 研究案例：展頻時脈產生器類比行為模型設計與應用

Abstract

本論文研製之 類比與混合訊號矽智財之行為模型設計與應用經驗 研究案例：展頻時脈產生器類比行為模型設計與應用 本文介紹是針對一個類比與混合訊號 (Analog/Mixed-signal ，AMS) 矽智財(IP) ，利用Verilog-A 硬體描述語言先建構一套類比行為模型資料庫(Analog Behavioral Model)，並配合混合訊號模擬器、混合訊號模擬的方法。這樣高階層的模型擁有不錯的精準度，因此能夠取代或混合現有電路來做快速的系統驗證，通過這種方法，來探討加速整個AMS IP設計流程的綜合應用方法與實作。 研究案例是以展頻時脈產生器(Spread Spectrum Clock Generator, SSCG) 電路架構，作為建立類比行為模型資料庫的參考，匯集了三種PLL（鎖相迴路）的電路架構，在Cadence的AMS設計環境的建構行為模型、模組與一個泛用型的混合驗證平台，並在此環境中進行模型確認與各種類比與混合訊號的模擬驗證。 第一個模型應用的目的是為了在混合訊號電路的設計初期，能輔助數位設計工程師來快速驗證數位電路部分功能的可能性。第二個應用的目的是改善一個PLL(Phase Loop Locked, PLL) 的設計分析流程，並發展一套快速設計分析的方法論，以一個非整數PLL的設計分析流程的應用，可看出模擬速度與結果的效率大幅提昇，減少重新設計(re-design)。第三個應用是藉由類比行為模型資料庫發展一個基本的PLL IP 自動化的行為模型產生器，用以改善模型建立與確認的工作流程。

This thesis introduces a methodology of using analog behavioral model with Verilog-A language for mixed-signal simulations of Analog/Mixed-signal (AMS) IP. This advanced model has good accuracy, so it can replace or mix with the real circuit for a quick system simulation. We will demonstrate the methodology and implementation about how to speed up an AMS IP design flow. SSCG circuits with 3 different types of PLLs will be applied as reference of analog behavioral model library setup. A general purpose behavioral model/ module verification platform will be established under Cadence AMS environment for all the model validation and mixed-signal simulations. The first model application is to help digital designers to validate the possibility digital circuit in the early design stage of mixed-signal circuits. The second application is to develop an efficient analysis methodology to improve the PLL design flow. With an example of fractional-N PLL design analysis flow, this methodology demonstrates the advantages of simulation speed enhancement and avoiding re-design. The third application is to develop a basic PLL IP automation behavioral model generation with Analog Behavioral Model library for improving the work flow of model creation and validation.