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dc.contributor.author雷添福 zh_TW
dc.date.accessioned2016-12-20T03:57:07Z-
dc.date.available2016-12-20T03:57:07Z-
dc.date.issued1993en_US
dc.identifier.govdocNSC82-0404-E009-191 zh_TW
dc.identifier.urihttps://www.grb.gov.tw/search/planDetail?id=59391&docId=8717en_US
dc.identifier.urihttp://hdl.handle.net/11536/132183-
dc.description.abstract本計畫包括兩大主要部份,一為延續上年度之 計畫深入研究小接觸窗之矽化鈦接觸系統之接面 特性.另一部份為設計一個三維程式來模擬卡爾 文測試電阻結構測量矽化物與矽基座之接觸電阻 時所產生的誤差.其中第一部份我們將使用E-beam 直接寫出大約0.5X0.5mm/sup 2/的小接觸窗並研究在 如此小之接觸條件下其接觸電阻係數和接面電性 與以往我們所研究的大接觸窗(大於5X5mm/sup 2/)之 不同點.在製程方面大約與上年度我們所發展出 來之新穎製程相似,亦即藉由離子植入複晶矽方 法而同時得到矽化鈦與淺接面之接觸.所不同者 為以往由於接觸面積過大,使得在接觸洞內之複 晶矽需要多一道幕罩來完成.然而此舉卻會使得 部份的複晶矽跨在絕緣層上而為次微米元件所不 適用.在本計畫中,由於E-beam可直接寫出小於1 .mu. m/sup 2/的接觸窗,於是複晶矽回蝕製程將可應用於 保留複晶矽於接觸洞內之製程.此回蝕技術之發 展與應用亦為本計畫之重點之一.第二部份之模 擬程式乃有感於部份已發表之矽化物/矽之接觸 電阻係數低於理論值甚低.而所有的測量接觸電 阻結構已被分析出只會測量到比理論值更高的數 據.其間矛盾甚多.而我們研究�初步討論後發現 在某些情況下,測量值確實有可能低於理論值.其 細節部份則有待以程式模擬之.此部份完成後必 然會對研究接觸電阻方面造成極大衝擊並能解釋 以往部份實驗與理論不符合之現象. zh_TW
dc.description.abstract en_US
dc.description.sponsorship行政院國家科學委員會 zh_TW
dc.language.isozh_TWen_US
dc.subject淺接面zh_TW
dc.subject複晶矽zh_TW
dc.subject回蝕zh_TW
dc.subject超大型積體電路 zh_TW
dc.subjectShallow junctionen_US
dc.subjectPolysiliconen_US
dc.subjectEtching-backen_US
dc.subjectVLSI en_US
dc.title超大型積體電路淺接面形成技術及接觸系統之研究(II)zh_TW
dc.titleStudy on Shallow Junction Formation Technology and Contact System for VLSI (II)en_US
dc.typePlanen_US
dc.contributor.department交通大學電子研究所 zh_TW
顯示於類別：研究計畫


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