嵌入式系統晶片之匯流排與記憶體設計探索

Abstract

因具高適應性，可程式化(programmable)之以處理器架構為基礎之系統單晶片(processor-based SoC)設計，在各式各樣的多媒體與通訊應用中愈來愈受歡迎。整合多核心或多運算單元於單一晶片上，將使系統晶片上的匯流排(on-chip bus)設計與記憶體的架構越趨複雜，如何設計符合運算能力的需求並且減少硬體花費與能量消耗是亟需解決的重要議題。利用設計空間探索(design space exploration)，透過系統模擬技術，可決定重要的晶片設計參數，使系統單晶片在設計初期，就朝對的方向進行，減少來回重複的模擬次數，達到快速上市(Time-to-Market)需求。傳統設計空間探索經常會採用全系統模擬(full-system simulation)方式，然而，系統模擬往往會耗費大量的時間，在本篇論文中，我們提出一套支援多種抽象層級、多種協定的資料傳輸產生器(traffic generator)，可加速系統單晶片上匯流排和記憶體架構的設計與探索。此外，我們建立一套完整的設計方案，包括可針對特定的應用程式碼產生資料傳輸的流程，以及針對指定平台的全系統模擬環境。我們的資料傳輸產生器提供兩種選擇來加速多顆處理器的系統晶片模擬，分別稱之為TG-1以及TG-2；TG-1會事先取出處理器的記憶體存取動作當作資料傳輸的來源，並在全模擬平台內保留快取記憶體(Cache)的模擬; TG-2則是事先模擬處理器與快取記憶體以取得傳輸資料，並且完全簡化在全模擬平台內傳輸產生器之動作。TG-1能夠比較精確模擬處理器動作，但是模擬速度較慢，反之，TG-2模擬速度較快，但是精確度較低，這兩種作法都可以用來探索以微處理器為架構基礎之系統晶片的廣大設計空間。在ARM處理器架構的系統晶片中，利用我們的資料傳輸產生器建構模擬平台，和傳統的指令集模擬(ISS)方式相比，可以達到超過90%的精確度，並且增加到4至6倍模擬速度。