利用與資料相依之延遲改善運算單元之能量效率

Abstract

隨著可攜式裝置的需求持續增加，以及多媒體和通訊應用所需要的運算能力也越來越強，因此降低能量消耗已經變成電路設計中主要的考量因素。在一般同步數位電路中，為了確保運算都能正確無誤，合成電路的時序限制(timing constraint)都會根據所希望的操作時脈來設定，但是當操作時脈拉高時，電路所消耗的能量會隨著時序限制的變緊而劇烈增加。在本篇論文中，我們提出一個改善運算單元(functional units)能量效率的方法，而這個方法主要是利用資料相依延遲(data-dependent latency)的特性來放鬆合成電路時的時序限制，如此可以有效降低運算單元的能量消耗而且不需要降低運算單元的操作時脈，這樣的方式雖然會造成一些資料的運算錯誤以及修復錯誤所花費的效能代價，但是在運算單元裡的最長路徑通常只會被少數的特定資料所感應(sensitize)，大部分的資料所需要的運算時間都小於操作時脈，所以只需要很小的效能代價。因此，我們設計一個偵測單元(detection logic)來偵測這些會造成運算錯誤的少數的資料，並且額外多花費一個週期的運算時間來修復錯誤，此外，我們也提出一個系統化的方法來設定運算單元合成時的時序限制以及調整資料運算錯誤的發生機率，讓我們可以利用最小的效能代價來節省最大的能量消耗。在我們的模擬中，我們利用所提出的方法來改善一個8-bit乘法器的能量效率，並且利用隨機資料(random pattern)，還有色彩空間轉換(color space transform)和有限脈衝響應(FIR)等測試程式來分析，在製程環境是UMC 90nm CMOS cell library下，和傳統設計方法相比可以有效降低10%~29%的能量消耗，而所花費的效能代價是非常小的甚至是可以忽略的(<1%)。