奈米點記憶體元件之製作及其電性特性研究

Abstract

近年來，非揮發性記憶體元件帶動了攜帶性產品的發展，如手機、筆記型電腦、mp3隨身聽、隨身碟、數位相機等。傳統非揮發性記憶體的操作原理是利用複晶矽浮停閘(floating-gate)做為載子儲存單元，其操作模式是透過儲存的電荷自反轉層之通道以穿隧效應躍遷過穿遂氧化層並儲存至複晶矽浮動閘極內。當移除所施加於元件的閘極偏壓後，由於所儲存電荷無足夠的電場或動能來穿過或躍遷穿遂氧化層，該電荷便侷限於浮動閘極中，並造成電晶體之起始電壓的改變。藉此，我們透過記憶體元件起始電壓的變化來判讀其狀態。然而，隨著元件微縮技術的需求，使得傳統的浮停閘極記憶體結構也面臨了元件可靠度上的挑戰，在元件進入奈米尺度後，為了維持閘極控制能力則必須等比例微縮下的穿隧氧化層，使其厚度不再具有絕對的阻障效果，導致保存在浮停閘內的儲存電荷容易再穿隧回通道。另外，在經過長時間而高速的操作後，薄化的穿隧氧化層亦容易產生成漏電路徑，因而導致記憶體元件的失效。另外，在橫向的微縮上，當其中單一元件寫抹或讀取時，可能連帶影響到鄰近的元件的狀態。因此，為了解決浮停閘極結構記憶體未來將遭遇的困境，以分離式獨立儲存單元作為電荷儲存層之奈米量子點(Nanocrystal)因而被提出，該結構透過將電荷儲存在分離性的儲存中心的想法，因此即便元件有漏電路徑產生，仍可保留大部分的儲存電荷，做為有效之邏輯判讀以解決可靠度的瓶頸，相較於浮停閘極元件，奈米量子點可容許較薄的穿隧氧化層，可進而降低操作電壓以及提高寫抹效率。在目前已發表之奈米點記憶體元件中，最常被廣泛討論的材料可分為金屬、介電質及半導體奈米點三類。其中以金屬或類金屬的奈米點結構開發為近年來之研究重點，由於具有其具有高功函數、高閘極偶合能力以及擁有較低的聚積溫度等優點。在本論文中，我們將研究以鎳及鈷為主要材料來製作奈米點結構並討論其應用於非揮發性記憶體元件之電性結果。在目前，奈米量子點的製作方式主要可分為薄膜的自我析出特性、過飽和而析出以及透過氧化反應而分離等方式。因此，在此，我們將針對這些方式作進一階的探討及改善。 在自我析出的製作方式中，我們透過共濺鍍的方式將鍺元素加入常見之矽化鎳自我析出的系統當中，探討加入的鍺元素對於矽化鎳奈米點的形成所造成的影響，在與其未加鍺之矽化鎳之比較組相對照下，可發現摻有鍺的矽化鎳在較低的退火溫度下，得到一個較佳的奈米點尺寸及密度分佈。其主要原因為加入的鍺使得矽化鎳較容易由非晶態轉為複晶態，在轉態的過程中所釋放的能量將促進了奈米點的析出過程，因而可得到一個較好的奈米點均勻性。此外，可發現，摻有鍺之矽化鎳元件在電性特性上展現9的記憶窗口在正負10伏特的電容電壓特性上。而在可靠度上，該元件亦可維持2.4伏特的記憶窗口即使經過104秒的載子保存能力測試後。 在奈米點元件製作上，離子佈植被發現可以製作相當高密度且多層分佈之奈米點結構，而常被應用於光電元件製作上。然而，在記憶體元件上，離子佈植法却有可能傷害穿隧氧化層的可能性，且摻入的元素分佈亦較難侷限，因此可能進而影響元件的可靠度特性。在此，我們亦希望透過共蒸鍍的方式以形成可形成類似離子佈植法的的金屬及介電質混和之結構以製作鎳金屬奈米點埋入氧化矽之記憶體元件。而透過高解析穿透式電子顯微鏡，可發現所形成之奈米點呈現雙層及單層的分佈在不同的退火溫度下，其原因是由於共鍍時鎳金屬是任意分佈於介電層當中，熱退火時，鎳金屬會任意擴散碰撞，並在適當的成核點聚積成奈米點，由於共鍍時核點是任意分佈的，因此可再是適當的膜厚下，形成多層或單層的結構，而較高溫下退火時，足夠的能量將促使任意分佈的奈米點之間互相聚積而兼併，進而形成較大尺寸較低密度的奈米點結構，透過進階的穿隧式電子顯微鏡照片，證實即使是單層結構下，亦可得到一個極高密度（4.5×1012cm-2）的奈米點結構，其結果有助於改善奈米點結構的均勻性的問題。該元件在電性上亦有優秀的特性表現，800℃退火的元件展現4伏特的記憶窗口以及2. 1伏特的載子保存能力。另外，我們亦嘗試透過共蒸鍍的方式製作鎳金屬點埋入氮化矽之結構，其結果與埋入氧化矽相當的類似，且有較佳的可靠度，其結果是因於使用氮化矽層，由於下層的氮化矽可以降低庫倫屏障效應時的介面電場，因而降低載子從奈米點躍出的可能性。 另外，氧化反應亦是一個常見的方式以致做奈米點元件，透過不同元素之間的氧化能力來達成元素析出的方式製作奈米點。然而，直接氧化的方式仍有著過度氧化的可能性，因此於本論文中，我們嘗試透過反應式濺鍍的方式來製作奈米點元件，實驗中，於濺鍍矽化鈷時通入適當的氧氣流量，在反應式濺鍍過程中，所濺鍍之矽化鈷可能會被局部氧化或是氧摻雜，因此後續的熱退火過程中只需在氮氣下進行。只要有效控制濺鍍時氧的流量，即可以避免反應時，其矽化鈷薄膜被過度氧化的問題，實驗結果顯示透過反應式濺鍍所製作的元件有明顯的奈米點形成於穿隧氧化層上，其奈米點尺寸和密度分別為5-6奈米 and 3.2×1012cm-2。而該元件亦展現7伏特的記憶窗口。另外，我們也研究了不同氧流量上及不同退火溫度下所造成的效應，以提出製作該元件的最佳化條件，並嘗試透過濺鍍時通入氮氣體，探討製作以反應式濺鍍製作奈米點埋入氮化矽之可能。 最後，我們亦嘗試使用硝酸氧化的方式來製作矽化鈷奈米點元件的穿隧氧化層，其動機在於現今所發表的文獻中，元件穿隧氧化層的製程溫度常常需要高於800℃以上，反而高於奈米點製作溫度，而此高溫退火可能不利於奈米點元件應用於多層結構亦或玻璃基板等，而近年來所提出之硝酸氧化法是透過硝酸水解時所帶來的高氧化能力以氧化金屬或半導體薄膜，形成薄而緻密的介電層，實驗結果可以發現使用硝酸氧化製作出的氧化鋯作為穿隧氧化層的記憶體元件仍然可以擁有10伏特的記憶窗口及2.1伏特的載子保存能力。該結果亦表示該氧化鋯有能力保存寫入之載子於奈米點內而不會輕易地漏回，亦證實硝酸氧化有潛力使用於製作低溫的穿隧氧化層

In conventional memory devices, poly-silicon is used as the “floating-gate” to store charge. However, the conventional floating-gate non-volatile memory device has faced the challenge of reliability due to the requirement of down-scaling device. The scaled tunneling oxide is difficult to prevent the stored charge in the floating-gate from tunneling back into the Si-substrate. To improve the retention time of conventional floating-gate memories, nanocrystal memory devices have been proposed. In the nanocrystal structure, the device can store charge in distributed charge trapping centers. Even if the leakage path is formed in the tunneling oxide, the device still can keep enough charge for the correct data of logic circuit. In the thesis, the nanocrystal memory devices using Co and Ni as charge trapping center have been fabricated and studied due to the higher work-function, better gate coupling ability and lower fabricating temperature. In addition, the most common methods to form nanocrystal structures are by the self-assembled characteristic of thin film, aggregation by the over-saturation, and different oxidized tendency between elements. Many improvements of the aforementioned methods have been discussed and proposed. In the self-assembled system, a novel nanocrystal structure has been fabricated by annealing the Ge-incorporate NiSi (NiSiGe) film. After a RTA process, it is found that the annealed NiSiGe film shows a larger nanocrystal size (~8-9nm) and lower density distribution (3.02×1011cm-2) than the conventional NiSi nanocrystal. The large size and lower density of nanocrystal are due to the internal Ge elements that provide an easier crystallization and enhance the nanocrystal formation. Furthermore, the NiSiGe nanocrystal memory device shows a 9V of memory window under ± 10V operation in capacitance-voltage measurement due to the improved nanocrystal formation process. In the retention test, the NiSiGe nanocrystal memory device also has a 2.4V of memory window after 104 sec measurement. Ion implantation can control the nanocrystal aggregation sites and density by adjusting the energy and dosage of the implantation. However, the implantation method also brings a drawback of oxide damage. Therefore, a co-evaporation has been proposed to fabricate nickel nanocrystal structure. The co-evaporation to form Ni nanocrystal reveals double- and single-layer structures after 700 and 800℃ annealing process, respectively. The distributed nucleation sites provided by the co-evaporation bring a double layer distribution. The double layer nanocrystal device shows an 8V memory window due to a higher nanocrystal density. However, the 800℃-annealed device has an extra high density distribution (~4.5×1012cm-2) even if the device only has single layer structure. In the retention test, the 800 ℃-annealed sample also can keep a 2.3V memory window due to a improvement of dielectric layer surrounded the nanocrystal. Several literatures have studied the segregation of the nanocrystal by the difference of the oxidation free energy between the elements. A reactive sputtering has been used to fabricate the Co nanocrystal structure to avoid the over-oxidation of the charge-trapping layer. In the reactive sputtering process, the deposited CoSi2 thin film is oxygen-doped or partially oxidized. After a 700℃ RTA process, it can be found that Co nanocrystal were aggregated on the tunneling oxide obviously. The size and density of the nanocrystal are about 5-6nm and 3.2×1012cm-2, respectively. The nanocrystal memory device shows a 7V memory window under ± 15V operation. In the retention characteristic, the memory device also can keep a 3.1V memory after 104 sec measurement. Low-temperature oxide deposited technology is critical for the next generation NVM device. In this work, the combination of nanocrystal structure and nitric acid oxidation has been studied. The decomposition of HNO3 as powerful oxidizing agent can provide a high concentration of atomic oxygen to oxidize the immersed metal or semiconductor layer. It can be found that the CoSi2 nanocrystal memory device with nitric acid oxidized ZrO2 film as tunneling oxide shows a 10V memory window and 2.1V of memory window in the retention measurement. The nitric acid oxidation is advantageous to improve the thermal budget issue of the thermal oxide demand of the conventional nanocrystal memory devices because the higher fabrication temperature of the NVM devices is determined by the nanocrystal.