高性能時序交錯管線式類比至數位轉換器設計

Abstract

高速高解析度之奈奎斯特率類比至數位轉換器在設計上主要採用管線式的架構來實現，通常高增益具線性回授之運算放大器被用於確保內部取樣並保持電路與管線級的線性度，為了達到高於十四位元的解析度，其中的運算放大器必須要有高於90dB的直流電壓增益，在如此高的直流增益需求下，運算放大器的設計難以達到高速的需求。時序交錯多個慢速但高解析度的管線式類比至數位轉換器因而被提出，用於增加整體的取樣速度，然而，這樣的架構卻會因為各個類比至數位轉換器間增益、偏移量以及取樣信號相位上不匹配的誤差而使得整體的轉換線性度變差。因此，為了降低這樣的不匹配誤差以維持轉換的線性度，發展校準的技術是必須的。 本論文主要探討時序交錯管線式類比至數位轉換器之設計、改善管線式類比至數位轉換器線性度的方法，以及降低時序交錯各個類比至數位轉換通道間增益與電壓偏移不匹配誤差的方法。同時，也說明我們所提出之緩衝器預先充電取樣並保持電路，被置於轉換器最前端來取樣輸入信號藉以改善各個轉換通道間取樣時序不匹配的影響。 最後，一個15位元每秒125百萬取樣之時序交錯管線式類比至數位轉換器之設計原型被實現以驗證本研究所提出之方法，這個轉換器採用0.18微米之CMOS製程製造完成，在輸入信號之頻率為9.99百萬赫茲時，可達91.9dB的無雜散信號動態範圍(SFDR)及69.9dB的信號對雜訊與失真比(SNDR)。此類比至數位轉換器採用單一一個緩衝器預先充電之取樣並保持放大器藉以降低取樣信號之相位不匹配所造成的誤差。同時也採用數位背景校準的方法來維持單一轉換器通道的線性度及校正通道間增益與偏移量不匹配所造成的誤差。不包含輸入/輸出之緩衝器電路，此轉換器的面積為4.3mmX4.3mm，功率消耗為909mW。