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dc.contributor.author毛迪良en_US
dc.contributor.authorMAO, DI-LIANGen_US
dc.contributor.author周慶榮en_US
dc.contributor.authorZHOU, GING-RONGen_US
dc.date.accessioned2014-12-12T02:04:56Z-
dc.date.available2014-12-12T02:04:56Z-
dc.date.issued1987en_US
dc.identifier.urihttp://140.113.39.130/cdrfb3/record/nctu/#NT762241031en_US
dc.identifier.urihttp://hdl.handle.net/11536/53289-
dc.description.abstract工研院電子所目前正進行一項稱為 SUPERMINI的計劃,該計劃之主體為一套多處理機 系統,此系統由多個簡單指令集電腦型式 ( RISC-type )之處理機及共用記憶體 ( g lobal memory )經由匯流排 ( bus )連接而成。在設計此系統之架構時,許多可能的 設計方案 ( design alternatives )有待評估選擇,例如匯流排使用權之給予及輸入 /輸出模式。另外,有些系統變數,例如共用記憶體模組化程度及其輸入/輸出緩衝 器之深度等等亦有待決定。 在此篇論文中,我們對此系統提出一套模式 ( model ),經由分析模擬之結果來解決 上述問題。而為了要預估這些不同結構設計之效能,我們必須選擇一個可以完全表現 出此系統所有特性之模式,時間 PQ 網路 ( Timed Petri Nets ) 模式因之而被我們 選用,它兼具了排隊網路 ( Queueing Networks )及時間派翠網路 ( Timed Petri N ets ) 之特性,可精確地描述此套多處理機系統匯流排之競爭 ( bus contention ) 及共用記憶體之衝突 ( memory interference )等情況。我們將在本論文中介紹此一 模式,並分析及討論經由模擬系統所得之預估效能。zh_TW
dc.language.isozh_TWen_US
dc.subject多處理機系統zh_TW
dc.subject共用記憶體zh_TW
dc.subject匯流排zh_TW
dc.subject結構設計zh_TW
dc.subject時間PQ網路zh_TW
dc.subject排隊網路zh_TW
dc.subjectTPQSen_US
dc.subjectSUPERMINIen_US
dc.subjectMULTIPROCESS-SYSTEMen_US
dc.subjectGLOBAL-MEMORYen_US
dc.subjectBUSen_US
dc.subjectSTRUCTURE-DESIGNen_US
dc.subjectTIME-QUEUEING-NETWORKSen_US
dc.subjectQUEUEING-NETWORKSen_US
dc.title使用 TPQS 評估 SUPERMINI 各種結構設計之效能zh_TW
dc.typeThesisen_US
dc.contributor.department資訊科學與工程研究所zh_TW
顯示於類別:畢業論文