異質結構元件電容電壓剖面模擬

Abstract

本論文的研究目的在於發展一套對多層異質接面（heterojunction）結構之電容電壓 剖面（C-V Profiling） 的模擬工具。帕森（Poisson） 方程式的數值解必須應用於 模擬異質結構（heterostructure） 三五族半導體的電容電壓特性和滲入雜質剖面分 析，而一些影效應包括載子退化（degeneracy），三個傳導帶極小（three conduc- tion band minima），雜質部分游離，缺陷（traps） 和溫度等都被考慮在內。空乏 區電容（space-charge capacitance）則利用高斯法（Gauss's method）和淨電荷差 積分法（Integral method） 分別計算和比較；而後我們利用修定之公式來計算滲入 雜質濃度剖面分析。 最後，我們利用此模型來分析和評做一個廣泛利用來求取能帶不連續（band offset ）的電容電壓剖面技術，和觀察缺陷對整體分析的影響。 在此研究中，我們得到下列之研究成果： １．我們成功發展出一套對異質結構（heterostructure） 元件之電容電壓剖面分析 之模擬工具。 ２．我們可以利用一致性結果，來修正以往採用求取能帶不連續的技巧。 ３．最後，我們亦可以利用缺陷模型配合一些實驗結果，來分析和判斷長晶過程之非 完美性。