一個並行圖樣延遲故障模擬器

Abstract

本篇論文乃提術一個并行圖樣延遲故障模擬程式的原理、架構及其實驗結果。該模擬 器可模擬在CMOS電晶體階層上的電晶體延遲故障以及接線延遲故障。它同時也可以在 邏輯階層上做模擬。該模擬器的主要目的是要加快延遲故障模擬速度, 而使得大的線 路延遲故障模擬為可行。於是我們分別采用了PPSFP 的觀念及PAMFSIM 的策略, 成功 的將并行圖樣的模擬方式移植到延遲故障的模擬之上。我們要強調的一點是, 對於延 遲故障的模擬來說, 并行圖樣的確提供了一個非常有效的結果, 它大大的減少了一般 延遲故障模擬所需的時間。為此, 我們也創造了一個新的故障模型, 以達成并行圖樣 模擬的目的。同時也發掘出一些重要的推論, 這些推論可以使得我們及早判定路線上 某些的延遲故障和其他的延遲故障是對等的, 順利的將這些多餘的延遲故障從故障字 典中移去, 以節省許多不必要的重複動作。再度的提高了模擬的效果。為求謹慎起見 , 所有的延遲故障及輸出結果均經由SPICE 實際模擬, 并且和原先假設的模擬結果進 行比對、印證。得知先前的故障模型及所做的假設, 均屬正確。 最后, 我們將該模擬器使用到十個國際標準線路之上, 所得的結果顯示出該模擬器的 時間複雜程度僅為1.84, 相對一般在邏輯階層上并行圖樣模擬的複雜程度3 來說, 的 確獲得了相當的進步, 同時也能達到一定的偵錯標準。 此模擬器以C 語言寫成, 并建於SUN 工作站的UNIX作業系統上。