高速度CMOS比較器

Abstract

在本篇論文將介紹高速CMOS比較器的設計。本比較器之架構包含四部份:1. 輸入取樣 線路(INS),2.前級放大器(PAI),3.動態半門閂電路(dynamic latch,SA2) 及4.S-R 門 閂電路(S-R latch) 。為了讓此比較器能夠應用於較高精準度的類比數位轉換器(ADC ) 中, 前級放大器的補償電壓(offset voltage)之消除是必須的。而此消除動作可利 用管線式(pipeline)架構, 和動態門閂同時工作。輸入取樣線路由一些被動元件組成 , 其功能在消除輸入信號之共模部份(common mode signal)而只取樣輸入信號之差動 部份(differential mode signal), 以降低前級放大器之共模互斥比(CMRR)之要求。 再則此比較器采用全差動(fully differential)電路以降低電源雜訊, 低頻雜訊(1/f -noise),及開關鎖穿效應(clock feedthrough) 的影響。整個比較器的速度受限於前 級放大器的反應時間, 所以設計重點就在於前級放大器內部的最佳化以達到其最短的 反應時間。結果以CMOS3.5um 參數用PSpice模擬得到比較器的反應時間可少於40nS( 相當於頻率25M Hz),其電源消耗少於4 毫瓦。