削短迴旋碼解碼器的硬體架構研究

Abstract

從1970年代早期開始，採用Viterbi 解碼法的迴旋碼已被應用於數位衛星通訊上。在 本論文中，我們將提出採用「非排序(M，L)演算法」之削短迴旋碼解碼器的硬體架構 。削短迴旋碼的優點在於：在相同的碼率(Code Rate) 下，削短迴旋碼比傳統的迴旋 碼執行的解碼運算數目要少很多。此外，利用削短迴旋碼，我們很容易設計成「可變 碼率」的解碼器(Variable-rate Decoders)，所以可根據實際需要來調整碼率。(M， L)演算法是一種次最佳化的演算法則，不過比起Viterbi 解碼法，它所執行的運算數 目較少。此外，因為本身運算動作簡易加上與生俱來的平行特性(parallelism) 使得 (M，L)演算法適合於超大型積體電路設計。 在本論文中，我們將討論一個削短迴旋碼解碼器的超大型積體電路的例子，它是一個 可變碼率的解碼器而且是在「硬式決定」(Hard Decision) 之情況下作解碼工作。這 個電路已在 Daisy工作站作過模擬証實其正確性。另外，我們也透過軟體模擬來探討 M 值對此解碼器的影響。模擬結果顯示：M 值愈大，位元錯誤率 (BER)就愈低。而且 ，只要 M值足夠大，它的位元錯誤率與 Viterbi解碼法只差0.2bB 左右。事實上，由 理論分析可知，Viterbi 解碼法是此非排序(M，L)演算法的下限。 在論文結尾，我們也針對此解碼器列舉一些方法來改善其速度、位元錯誤率或降低其 複雜度。總括言之，此解碼器由於採用硬式決定，解碼性能不如軟式決定的解碼器， 因此，它只適用於低雜訊頻道。如果需要更小的位元錯誤率，那麼便將此解碼器改成 軟式決定即可。