組合邏輯電路的極小測試集

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DC 欄位	值	語言
dc.contributor.author	黃鍚霖	en_US
dc.contributor.author	HUANG, XI-LIN	en_US
dc.contributor.author	李崇仁	en_US
dc.contributor.author	LI, CHONG-REN	en_US
dc.date.accessioned	2014-12-12T02:09:28Z	-
dc.date.available	2014-12-12T02:09:28Z	-
dc.date.issued	1991	en_US
dc.identifier.uri	http://140.113.39.130/cdrfb3/record/nctu/#NT802430024	en_US
dc.identifier.uri	http://hdl.handle.net/11536/56055	-
dc.description.abstract	本篇論文研製一個高效率測試圖樣產生系統，這個系統提供幾種經驗法則去實現極小高涵蓋率(High Fault Coverage) 的測試圖樣。這些經驗法則分別是（１）動態壓縮(Dynamic Compaction)。（２）故障樣本的排序(Fault Ordering)。（３）動態可測性計量分析(Dynamic Testability) 輔助產生高涵蓋率的測試集。以及（４）逆行偏向的測試圖樣產生器(Reverse Order Patial TPG)。經由若干基準電路的實驗中顯示，這個系統比以前所發表的系統產生較小的測試圖樣集。	zh_TW
dc.language.iso	zh_TW	en_US
dc.subject	組合邏輯電路	zh_TW
dc.subject	極小測試集	zh_TW
dc.title	組合邏輯電路的極小測試集	zh_TW
dc.title	Minimal test sets for combinational circuits	en_US
dc.type	Thesis	en_US
dc.contributor.department	電子研究所	zh_TW
顯示於類別：	畢業論文