算術編解碼器之超大型積體電路製作

Abstract

在本論文中，我們為算術編解碼演算法則提出一個高效率的硬體架構，並將此架構 以單一晶片的方式製作出來。此架構在各設計層次上經過許多最佳化程序；在演算 法則層次上，把機率的預估和碼的產生過程分開處理，如此一來，可以增加編解碼 器在設計上的彈性；在硬體架構層次上，依序考量所需的輸出入介面、記憶體大小 、資料處理單元、控制單元，這樣的設計順序可以提高硬體的設計效率；最後在電 路和佈局方面，我們使用標準的cell來製作整個晶片，整個晶片耗費面積大約0.25 公分見方，工作頻率每秒可達12百萬次(12MHz) 。在本論文最後，我們提出一些設 計經驗以供參考。