高精確度高速取樣保持電路之分析與設計

Abstract

在本篇論文裡, 我們提出一個互補式金氧半場控電晶體的取樣保持電路, 並分析了設計方法. 過程. 及電路特性o 開迴路取樣保持電路具有最快的 取樣速度, 但是當取樣開關快速截止時, 儲存在取樣開關通道內的電荷, 將射向其汲極和源極, 因而形成了誤差電壓, 而且射向保持電容的電荷量 也隨著輸入電壓的不同而有很大的變化o 這種非線性的特性, 限制了取樣 保持電路取樣後的精確度及解析度o 我們設計的取樣保持電路不但可以增 進開迴路取樣保持電路的精確度, 同時又具有很高的的取樣速度o 其原理 乃是由於我們設計的取樣保持電路內的補償電路的作用, 所以誤差電壓可 以被減低到很小的範圍o 因此我們設計的取樣保持電路具有很高的取樣速 度, 而沒有傳統開迴路取樣保持電路取樣後的誤差電壓o 完整的取樣保持 電路已經設計成功, 而且是以0.8 微米互補式金氧半製程技術來設計的o 整個電路的功能及特性, 已經由HSPICE電路模擬軟體的模擬而得到驗證, 由模擬的結果得知, 在取樣頻率為50 MHZ 下, 只須6 ns的取樣時間, 即 可達到八位元的準確度o In this thesis, a new CMOS sample-and-hold circuit has been proposed and analyzed. The pedestal error voltage of MOS sampling switch is the principal limitation in sampling precision. This circuit can increase the precision of an open- loop sample-and- hold circut with high sampling speed. The sampling error ulting from input-dependent charge injection of the sampling switch is reduced by the action of the compensation circuit. The circuit thus allows for a high sampling speed but without thepling error traditionally associated with open-loop sample- and-hold circuit. The complete circuit has been designed in a 0.8 um double-poly double-metal CMOS technology. The operation and performance of the sample-and-hold circuits have been verified through HSPICE simulation. The simulation results reveal that this circuit can sample an input to a precision of 8 b with an acquisition time of 6 ns for the 50 MHZ sampling rate.