新型算術編碼器及解碼器之積體電路設計

Abstract

算術編碼 (Arithmetic Coding) 是一種應用在資料壓縮的編碼法， 它將符號對應到由零至一之間的一個實數區，得到比霍夫曼編碼更好的壓 縮效益。在硬體架構上，一種省略乘法運算 (Mltiplication-free) 的近 似法，由於簡單的電路而引起近年來廣泛的討論。另外如考量壓縮效益， 一種有效的機率模式在設計考量上也相當重要。 本論文中， 我們探 討了機率模組 (Probability Model) 以及編解碼模組 (Encoder/Decoder Module) 的硬體實現。 在視訊壓縮的應用上， 我們使用一種加權的機 率模式(Weighted history Buffers) 以達到有效的壓縮， 並提出一個樹 狀架構的符號搜索法，簡化電路及增加速度。 在編解碼模組的設計上， 我們應用了 Chevion 的演算法來實現電路，並在同一硬體上整合了編碼 及解碼的功能。 我們使用了電腦輔助設計工具 Synopsystool 以及高階 設計技巧來實現我們的硬體架構，並以 Verilog Simulator 工具以及影 像資料來驗證其功能的正確性。 Abstract Arithmetic Coding is a data compression technique that represents thesource data as a fraction that assumes a value between 0 and 1. In hardwareimplementation, the multiplication-free approximation has attracted muchattention in recent years. Considering the efficiency of data compression, aspecific probability model is also important for architecture design. In the thesis, we focus on the hardware implementation of both probabilitymodel and encoder/decoder module. For the application in video compression, weuse a weighted history model and propose a tree-based search method tosimplify the circuit and increase the speed. In the encoder/decoder module, weimplement the algorithm proposed by Chevion et al. and integrate them in acircuit module. We use high level design technique and Synopsys tool to verifythe gate level simulation by the Verilog-XL simulator.