CS-ACELP 語音編碼系統之硬體實現

Abstract

由於通訊系統使用者逐年增加, 電話交換系統, 個人通訊系統, 衛星 通訊系統以及其它通訊系統的需求量正快速成長. 由於通訊頻寬的有限以 及人們對於線通訊系統的喜好, 人們對於低位元率, 低時間延遲的語音編 碼技術的需求大量增加. 低位元率語音編碼技術可降低頻寬的使用而低時 間延遲的語音編碼技術則可以減輕回音所造成的影響以提高聲音的品質. 為了滿足人們對於無線通訊的需求, 國際無線通訊聯盟 (ITU) 近幾年來 分別為不同的傳輸位元率制定了相對應的低時間延遲語音編碼系統標準. 這些標準分別是 32 kb/s 的ADPCM (G.726), 16 kb/s 的 LD-CELP (G.728) 以及 8 kb/s 的 CS-ACELP (G.729). CS-ACELP 是 Conjugate- Structure Algebraic Code-Excited Linear Prediction 的縮寫. 在我 們的論文中描述了 CS-ACELP 編碼技術和傳統 CELP 編碼技術的差別. 以 這個編碼技術為基礎, 我們設計了一顆 CS-ACELP 語音解碼晶片. 我們使 用 Altera 公司出品的 Flex10K100 FPGA 來將這個解碼晶片合成出來以 驗證我們所設計的晶片的正確性.在這個解碼晶片中我們設計了一個可程 式規劃 16 位元定點運算數位訊號處理核心來負責整個語音解碼器的程式 流程以及運算處理. 在我們的語音解碼晶片中還包含有一些專為 CS- ACELP 編碼技術所設計的介面電路. 同時, 在這個晶片中我們還設計了兩 個協同處理器. 這兩個協同處理器可以減輕數位訊號處理核心所需要負擔 的運算量. 這個CS-ACELP 語音解碼晶片是利用 VHDL (Very High Speed Integrated Circuit HardwareDescription Language) 所設計的. 因為 VHDL 可以同時使用在 FPGA 以及 ASIC 的設計軟體之中, 所以我們目前 所設計的架構不但可以利用 FPGA 合成, 同樣的, 我們也可以將其發展成 一個 ASIC 晶片. 發展為 ASIC 晶片之後, 效能的提升是可以預測的. Due to the increase in the number of users and limited bandwidth available,interests in low bit rate low delay sspeech coding for Public Switch TelephoneNetworks (PSTN), Personal Communication Systems (PCS), digital satelite systemsand other applications have taken a sharp rise. Low bit rate speech coding canreduce the usage of bandwidth and low delay speech cding can alleviate theeffect of echo. For the purpose listed above, Internatinal Telecommunication Union (ITU) hasstandardized three recommandations for different bit rates of low delay speechcoding. They are 32 kb/s ADPCM (G.726), 16 kb/s LD-CELP (G.728) and 8 kb/sCS-ACELP (G.729), respectively. CS-ACELP is the abbreviation of Conjugate-Structure Algebraic Code-Excited Linear Prediction. This dissertation describesthe difference between traditional Code-Excited Linear Prediction (CELP) andCS- ACELP. Based ono the algorithm of this codec, we present a prototypestructure of CS-ACELP decder chip designed with Altera FPGA (Flex10K100). Aprogrammable 25 Mhz 16-bit fixed-point DSP core is designed in this chip. ThisCS-ACELP decoder chip is programmable and contains some specific modulesdesigned for hardware interface. There are also two co-processors designed inthis chip to alleviate the computation load of DSP core. This CS-ACELP decoderchip is implemented using VHDL (Very High Speech Integrated Circuit HardwareDescriptin Language). With the help of VHDL, the architecture designed for FPGAnow can be ported to ASIC in the future and the performance upgrade can bepredicted.