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dc.contributor.author陳柏升en_US
dc.contributor.authorPo-Shen Chenen_US
dc.contributor.author吳霖en_US
dc.contributor.authorLin-Kun Wuen_US
dc.date.accessioned2014-12-12T02:20:58Z-
dc.date.available2014-12-12T02:20:58Z-
dc.date.issued1998en_US
dc.identifier.urihttp://140.113.39.130/cdrfb3/record/nctu/#NT870435028en_US
dc.identifier.urihttp://hdl.handle.net/11536/64487-
dc.description.abstract本文以時域-有限差分法 (FDTD) 探討多層印刷電路板中高速切換元件的切換速度，以及其與板間電容和去耦合電容之間的相互作用，對 Ground Bounce 的影響。基於考量電腦計算資源上的限制，印刷電路板的層數將設定為四層，其分佈狀況為:Signal Plane---Ground Plane---Power Plane---Signal Plane。切換元件與去耦合電容皆平置於電路板的最上層，其兩端接腳則經由vias 分別與第二層的Ground Plane 和第三層的Power Plane 連接。層與層之間的介質為FR-4 材質。由於圓柱形 vias 的模擬較為複雜，為簡化 FDTD 的複雜度，我們將先忽略實際的 vias，亦即原本位於最上 (或最下) 信號層的零件將被存在於 Power 和 Ground 層之間的數值元件模型取代。再加上尺寸的假設，我們只需考量平行平板內部任一與板面平行的平面上的二維電磁場問題。在本文的分析方法下，我們可獲得: 充放電電壓擾動在 Power/Ground Planes 上的分佈狀況、在距干擾源一單位晶格的四周加入四個理想去耦合電容形成一電容牆，可使去耦合電容達到最大的防堵效果，且所加的去耦合電容越大所能阻止的外漏現象越多、當加入的去耦合電容總值相同時，運用電容牆作防堵效果比用單一電容來得顯著、以及把實際的非理想去耦合電容因接腳電感的存在而無法瞬間 充放電的特性以接腳電感來表示時，加入的接腳電感值越大，瞬間充放電的能力越差，便使得防止外漏的能力變差。zh_TW
dc.description.abstractFDTD is the best method to solve the ground bounce in PCBS.en_US
dc.language.isozh_TWen_US
dc.subject多層印刷電路板zh_TW
dc.subject地彈雜訊zh_TW
dc.subject有限差分法zh_TW
dc.subject非理想去耦合電容zh_TW
dc.subjectGround Bounceen_US
dc.subjectMultilayer Printed Circuit Boardsen_US
dc.subjectFDTDen_US
dc.title多層印刷電路板中地彈雜訊的分析zh_TW
dc.titleThe Analysis of Ground Bounce Problem in Multilayer Printed Circuit Boardsen_US
dc.typeThesisen_US
dc.contributor.department電信工程研究所zh_TW
顯示於類別：畢業論文


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