鎖相迴路之頻率合成器在類比數位轉換器之應用

Abstract

本論文是詳述一個應用在類比數位轉換器(ADC)中，內外時脈的介面，具有將晶片內外的時脈之相位鎖定以消除內外脈波的時間延遲，並兼具頻率合成器的功能，可以將內部的時脈倍頻之鎖相環電路的設計。 這個晶片是採用TSMC 0.6 □m SPTM CMOS的製程技術，由國科會晶片製作中心下線製作。晶片內部包含一個鎖相環，和一個低功率(功率/頻率)的可程式計數器,做為頻率合成用。工作電壓是3伏特，輸入時脈頻率從15.75、31.5、48.08到60.02KHz，來符合在CGA、VGA、VESA(800*600)、VESA(1024*764)的應用,根據模擬的結果，內部壓控振盪器的工作頻率是2~256MHz(共四級)，可程式計數器的範圍是在100~4095(共12級)。最終將整合到一類比數位轉換器內，這高速的類比數位轉換器被用來轉換紅綠藍三原色的信號，從一個人電腦或工作站，轉換資料到一LCD 驅動器。這高速類比數位轉換器的時脈被內部的鎖相環電路鎖定在CKREF 時脈，而參考時脈 (CKREF) 範圍在15 到 280 kHz，而且壓控振盪器的最低頻率是12MHz 最高頻率是100Mhz。 English Abstract ii Appreciation iii 1 Introduction 1 1.1 Motivation 1 1.2 Organization of This Thesis 4 2 Main Structure and Principle 5 2.1 Introduction 5 2.2 Frequency synthesizer types 6 2.2.1 The Table-Look-Up Synthesizer 6 2.2.2 The Direct Synthesizer 7 2.2.3 The Phase-Locked Loop Synthesizer 9 2.3 PLL Used as Frequency Synthesizer for ADC application 11 3 Circuit Design and Simulation Result 14 3.1 Phase Lock Loop circuit overview 14 3.2 Phase Frequency Detector 15 3.3 Charge Pump 20 3.4 Low Pass Filter 23 3.5 Bias Circuit 26 3.6 Voltage Control Oscillator 31 3.6.1 Voltage Controlled Oscillator Concept 31 3.6.2 Circuit Design 32 3.7 Programmable Counter 36 3.7.1 Programmable Counter Introduction 36 3.7.2 Counter reloading algorithm 36 3.7.3 Circuit design and simulation result 42 4 Design Issues and Loop Behavior Analysis 46 4.1 Design Concerns 46 4.1.1 Static Characteristic 46 4.1.2 Dynamic Characteristic 47 4.2 Loop Analysis 48 5 Layout Consideration 52 5.1 Noise Coupling 52 5.1.1 Noise Immunization 52 5.1.2 Placement 53 6 Conclusion and Future Work 54 6. 1 Conclusion 54 6.2 Future Work 55 6.3 Summary 56 Bibliography x Vita xii