具有SSTL_2規格之高速輸入/輸出電路設計及分析

Abstract

隨著CPU運算頻率的增加，我們所要處理的資料量也相對的增加，所以我們也需要速度更快的記憶體來處理這些傳輸的資料，不過因為MOS製程的特性有所極限，所以我們的記憶體就必須改變其架構或存取方法使能夠達到我們所需要的速度，所以記憶體由原本只有在時脈上升的時候存取資料，改由在時脈上升及下降的時候各存取一次資料，也就是由每一個週期只存取一次資料改為每個週期存取兩次資料，進而來使得記憶體存取的速度能增快，而這樣的架構就是我們所說的DDR (Double Data Rate) SDRAM，可是這樣的架構下，我們必須要其他的輸入輸出介面，或者一些限制來避免資料傳輸的錯誤。而這篇論文則主要是設計能使用在DDR SDRAM之輸入輸出介面，還有在DDR SDRAM中能準確鎖住時脈相位以避免資料傳輸錯誤之延遲鎖定迴路。 在輸入輸出介面這方面的設計為使用 0.13 □m 1P8M CMOS製程所實現的具有SSTL_2規格的輸入輸出介面，此設計包括兩個版本，兩個版本皆使用兩個電壓源，一個即是內部電路所要傳送或接收之電壓，其值為1.2 V，另一個則是在輸出端所需要使用之電壓，其值為2.5 V，要能使用在DDR SDRAM電路所需要之頻率為400Mbps，而我設計之目標希望能達到600Mbps。此兩種版本的差別主要在是否具有迴轉率控制 (Slew Rate Control) 電路。 而另一項設計就是使用 0.13-□m 1P8M CMOS製程所實驗之延遲鎖定迴路，其所使用之電壓源為1.2 V，輸出之時脈頻率為66MHz到250MHz，而duty cycle能在45%到55%之間。