資料流處理器在數位訊號處理應用上記憶體節省方法之研究

Abstract

現今數位訊號處理應用越來越廣泛，但無論是用ASIC或是FPGA來實現數位訊號處理的演算法，在硬體系統元件規劃完成後，還需要經過繁雜的運算工作排程，然後以硬體描述語言 (HDL) 來描述電路的邏輯行為並加以驗證，這樣的設計流程仍然需要長時間的反覆驗證程序才能完成系統，因此，我們想提供一種設計流程，利用資料流的方式，以派翠網路 (Petri Net) 為模型，直接描述系統行為來實現並驗證系統，在先前的研究成果中，我們研發出一個資料流處理器，利用這個處理器當核心，結合矽智財元件，並載入系統的資料流資訊到處理器上，便可以很快的實現系統，而且藉由重新載入新的系統資訊的動作就能夠重覆的規劃系統，但是在先前的研究當中，有著記憶體使用過量的問題，所以在本篇論文中，我們提出利用派翠網路模型來分析記憶體的使用情形，進而設計出記憶體使用量最節省的方法，並實現出對應的記憶體管理電路來搭配原來的資料流處理器，期能達到降低系統記憶體的使用量來達到節省晶片面積成本的目的。

Recently, digital signal processing (DSP) applications have been coming into the spotlight of VLSI implementation. The implementation of DSP algorithms normally requires resource allocation, task scheduling, and circuit realization. Designers usually spend much time on design and verification of DSP integrated circuits. To shorten the design cycle, the thesis provides a novel design paradigm for dataflow-kind DSP applications. The proposed design approach first uses the Petri-net model to describe the behavior of a DSP application, and then map the model onto a dataflow architecture based novel dynamic scheduling. Given a dataflow graph, designers only need to generate a Petri-net model to finish the implementation. Doing so, the design and verification cycle is significantly shorter than the traditional design flow. In addition to shorten the development time of DSP realization, the proposed architecture is rate-optimal, memory-optimal and processor optimal. The thesis proposes a memory optimization process for dynamic scheduling of dataflow computing and a memory controller to optimize the use of memory. As a result, the dataflow processor features high-degree of reconfigurability, memory-saving architecture, and high throughput rate.