嵌入式處理器上的第一階層指令快取記憶體之漏電流管理

Abstract

由於許多嵌入式系統有使用電池的需求，低功率設計能夠延長電池的使用壽命,已經成為一項重要的議題。當製程技術持續進步變得越來越小時，因關閉狀態的電晶體所造成的漏電流之耗電將會變成晶片上的主要電耗。再嵌入式處理器上的第一階層快取記憶體佔據處理器上大量的電晶體數目，因此很多的漏電流電耗是消耗在此快取記憶體上。由於區域性的理由，在某一段時間內只有少部分的快取記憶體會被用到的，快取記憶體中的大部分是最近不會使用到的，可以將之放到低功率模式來降低漏電流功率。先前的漏電管理中，沒有使用預先開啟的機制或是只有簡單的機制來將還在低功率模式的快取記憶體區塊預先開啟；而且其關閉的機制都是在等一段長期的時間後才會關閉不用的快去記憶體區塊。我們提出一個準確的預先開起機制，來避免喚起低功率模式快取記憶體區塊所需的延遲時間，以及一個更積極的關閉記憶體機制來得到更多的漏電能量減少。我們所提出的設計可以改善先前的設計的18%~23%。

Since requirement of battery usage in many embedded systems, low power design trends to increase life time and has become an important issue for embedded processor design. When the technology continues to scales down, the leakage power due to leakage current in ‘off’ state transistors will become the domination of chip’s power consumption. On-chip L1 cache consist a major portion of embedded processor’s transistor budget, thus much leakage power is consumed in on-chip cache. For locality reasons, only a small part of cache will be accessed in a time period, most parts of cache that will not be accessed recently can be placed into low power mode to reduce leakage power. Previous leakage managements in instruction cache have either none or a simple pre-activation scheme that pre-activate low power mode cache line and turn off cache lines after a large period time. We propose an accuracy pre-activation policy to avoid wake-up latency and a simple and aggressive turn-off policy to obtain more leakage energy reduction in instruction cache. Our proposed design has about 18% ~ 23% of improvement on previous works.