降壓超頻測試： 藉由晶片的錯誤行為來預測系統層級錯誤

Abstract

這篇研究中我們提出了一個創新的資料分析架構。這架構應用在數位測試中，藉由在實施結構性測試向量時加上額外的環境壓力，強迫晶片在數位測試的結果出現錯誤。外加環境壓力測試這個方法使得我們能從零一分明的數位測試結果當中，額外蒐集到來自電路類比行為的特徵。 在環境壓力下蒐集到的測試結果經過整理後用以資料探勘的演算法來分析。我們分別從已知屬於系統層級測試通過與失敗的晶片樣本蒐集外加環境壓力測試的測試反應，並分析兩者的外加環境壓力測試反應是否能對於系統層級測試的結果建立分類模型。

We describe a novel scheme where scan patterns are applied under stress conditions to force incorrect outputs from digital chips. From binary mismatch responses collected in continue-on-fail mode, numeric data features are formed by grouping and counting mismatches in each group, thus defining a chip’s “analog” failure signature. We use machine learning to explore prediction models of system-level test (SLT) failures by comparing signatures of chip samples from known SLT pass/fail bins.