低溫複晶矽薄膜電晶體在閘極交流電壓下的劣化研究

Abstract

在這篇論文中，我們研究了低溫複晶矽薄膜電晶體在交流訊號下的劣化。對N-type而言，當閘極電壓是從-15V掃到15V時，我們觀察到元件的劣化只會和閘極脈波下降的時間有相關，和上升的時間不相關。然而，我們觀察到如果閘極電壓範圍都是小於臨限電壓的話，元件的劣化會同時和閘極脈波上升的時間以及下降的時間有相關。對P-type而言，當閘極電壓是從-15V掃到15V時，我們觀察到元件的劣化只會和閘極脈波上升的時間相關，和上升的時間不相關。當閘極電壓是從0V掃到15V時亦是如此。另外，由I-V量測我們可以得知元件在AC stress後channel的情形，但針對劣化的位置及機制等資訊卻不能觀察到，因此我們經由C-V特性做進一步的研究，這能以I-V的變化為基準而得到更多的証明。對N-type而言，stress後C-V曲線有微微延伸的情形，對P-type而言則是在Cmin有微微上升的情形，我們知道N-typ和P-type的劣化機制是不同的。 元件的劣化程度會和靠近源極和汲極的橫向電場的大小以及通道載子數目變化有關。我們提出了薄膜電晶體的Slicing Model，它是考慮了電晶體通道的電阻以及閘極氧化層的電容，來解釋複晶矽電晶體在交流訊號下的劣化。在實驗的數據以及模擬的結果合理的對照之下，劣化的程度真的是會和靠近源極和汲極的橫向電場的大小以及載子數目變化有關。此外，對N-type和P-type而言，利用模擬的結果引入一個新的指標，它和劣化的程度幾乎是呈正比，因此將這個model應用在LTPS TFTs上可以幫助我們可靠度和lifetime的相關評估。