採用循序路存取之低功率集合關聯快取記憶體架構

Abstract

近代快取記憶體架構藉由使用集合關聯快取記憶體來減少快取記憶體的失誤率同時並保有快速的存取速度。然而集合關聯快取記憶體卻造成可觀的功率消耗。其原因在於每次快取記憶體存取皆會觸發所有的路，然而實際上只有命中的路是有意義的。為了減少快取記憶體的功率消耗，一個可行的方法就是減少每次快取記憶體存取時被觸發的記憶體陣列數目。 在本篇論文中，我們檢驗藉由循序路存取的方式來減少每次快取記憶體存取時被觸發的路數目。循序路存取在每次快取記憶體存取時依序搜尋每一路，從第一路到最後一路，當某ㄧ路命中時，則搜尋的動作結束。當快取記憶體命中在一個較早搜尋的路時，較晚搜尋的路的存取就可以被排除。藉由較精明的區塊放置及取代策略，我們可以增加最早被搜尋的路的命中率因而進ㄧ步減少每次快取記憶體存取時被觸發的路的數目。由於每個週期中被存取的路是預先確定的，因此在傳統集合關聯快取記憶體中命中信號用於選擇命中區塊的多工器所造成的負荷可以被排除。這些減少的命中信號負荷可降低快取記憶體的存取週期因此能夠抵消增加的存取周期數。實驗顯示，相對於傳統的32KB二路集合關聯快取記體，同樣大小之採用循序路存取二路集合關聯記憶體平均能減少23.8%的功率-延遲乘積。