助聽器晶片及系統---子計畫四：助聽器計算引擎(I)

Abstract

先進的助聽器系統均為數位型。數位式助聽器之所以優於傳統類比式 助聽器，是因為透過數位訊號處理技術，使數位助聽器具有可程式性及適應 性，能根據聽障者之多樣且獨特之不同的聽覺反應、病人習慣、及所處環境， 可動態的調整系統參數及操作模式。基於此，本子計畫將發展一具高平行度、 極低功耗、適用於華語助聽器SoC 之可程式化聽覺數位訊號計算平台。該平 台包括一Ultra Low-Power DSP 計算引擎，其DSP 核心以多個Lightweight Functional Unit 為基礎，以高平行化的運算模型，提供助聽器系統所需之可 程式化（Programmable）及適應性（Adaptive）數位訊號處理。本子計畫將 與子計畫三所開發之低功率內嵌式記憶體模組以及低功率IC 設計技術高度 整合，共同開發處理器最佳化之Low-Power 微架構（Micro-architecture），該 DSP 核心之Peak Performance 設定為1.5~2GOPS，DSP 核心之功率消耗約為 ~10μW/MHz（@90nm CMOS Technology）。 此外，為延長所開發之數位式助聽器的電池供電時間，本子計畫將發 展所開發之高平行度、適用於華語助聽器SoC 之可程式化聽覺數位訊號計算 平台的耗電特性參數化及能源管理（Energy Management）數位電路模組技 術，透過能量感知計算技術，可動態調整處理器Work-Load 的能源管理機制， 適度調整助聽器系統的運算效能，完成一超低功率之華語助聽器數位訊號處 理核心。 本子計畫於三年內將完成（1）用於助聽器系統之Heterogeneous Multi-Core 可程式化華語訊號處理平台；（2）Ultra Low-Power 及Lightweight DSP 核心，並完成Silicon Proof；（3）Energy-Aware 訊號計算技術，包含計 算平台耗電特性之參數化及動態能源管理；（4）基於Multi-Core 計算平台之 Low-Power 系統設計流程，並基於90nm CMOS 製程完成設計驗證。 第一年：我們將建構華語助聽器之Multi-Core Virtual Prototyping Platform，作為本計畫訊號處理平台之規範。同時並進行演算法及系統架構分 析及共同最佳化（Co-optimization），並依據系統層次模擬結果提出最佳之硬 體資源配置：包括Lightweight 功能模組之類別及數量、記憶體組織及容量、 On-Chip Interconnect 結構及頻寬等，並將系統Task 合理分派至硬體資源，完 成一適用於華語助聽器之可程式聽覺計算引擎設計以及Test Chip 驗証，而其 規格要求為10~50μW/MHz@ UMC/TSMC 0.13μm CMOS。此外我們將與子 計畫三合作開發Low-Power 90nm CMOS SoC 設計流程。 第二年：設計重點將以Low-Power Heterogeneous Multi-Core 可程式化 訊號計算平台，並繼續降低整體功率消耗、延長電池使用時間為主。我們將 提出Energy-Aware 計算技術，包含前述計算平台之耗電特性參數化及動態計 算平台之能源管理，我們將以所開發之Low-Power 90nm CMOS SoC 設計流 程，完成Ultra Low-Power 及Lightweight DSP 核心設計，包括Test Chip，其 規格要求為1~10μW/MHz@ UMC/TSMC 90nm CMOS。此外，我們會將子計 畫五提供的Dedicated Hardware Accelerators 與助聽器計算平台整合，使之有 效率的執行助聽器系統所需之數位訊號處理，並完成數位系統SOC 的整合與 驗証。 第三年：完成數位化非植入式華語助聽器系統SOC 整合與驗證，並評 估整體效能，平均功率損耗是否符合預期。並完成Demo System 的製作及驗 証。

The current state-of-the-art or advanced hearing aids are digital. With the aid of powerful digital signal processing, the digital hearing aid, superior to the traditional analogue one, is programmable and adaptable for customized treatment in order to access and adjust to a wider range or various parameters fitted to hearing-loss patient who have different auditory response in different, even in the same, environment. Since it is battery-powered, the digital hearing aid must consume diminutive power for long-time usage. In this subproject, we will develop a programmable, low-power, and high-degree parallel computing platform for Chinese hearing aid SoC. The programmable computing platform is heterogeneous and consists of one host processor (or MPU) and one or several ultra low-power DSPs. The DSP core is based on lightweight functional units and high parallel programming model. With the aid of low-power on-chip memory module and advanced low-power IC design techniques co-developed by subproject 3, the peak performance of the DSP core can achieve about 1.5 GOPS and the power consumption is lower than 10 μ W/MHz @ 90nm CMOS technology. To summarize, in this sub-project, we will develop (1) Heterogeneous multi-core DSP platform for auditory signal processing; (2) Ultra low-power and lightweight DSP core (silicon-proof); (3) Energy-aware computing techniques, including power management and dynamic voltage scaling technique on the low-power processor; (4) ESL design methodology for Low power multi-core SoC.