次50奈米Multiple-Gate SOI CMOS的特性分析與模式建立

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DC 欄位	值	語言
dc.contributor.author	蘇彬	en_US
dc.contributor.author	Su Pin	en_US
dc.date.accessioned	2014-12-13T10:29:57Z	-
dc.date.available	2014-12-13T10:29:57Z	-
dc.date.issued	2006	en_US
dc.identifier.govdoc	NSC95-2221-E009-327-MY2	zh_TW
dc.identifier.uri	http://hdl.handle.net/11536/89840	-
dc.identifier.uri	https://www.grb.gov.tw/search/planDetail?id=1309698&docId=242040	en_US
dc.description.sponsorship	行政院國家科學委員會	zh_TW
dc.language.iso	zh_TW	en_US
dc.title	次50奈米Multiple-Gate SOI CMOS的特性分析與模式建立	zh_TW
dc.title	Investigation and Modeling of Sub-50 nm Multiple-Gate SOI CMOS	en_US
dc.type	Plan	en_US
dc.contributor.department	交通大學電子工程系	zh_TW
顯示於類別：	研究計畫