新型65奈米具32奈米通道長度之全空乏絕緣層上矽元件

Abstract

在本計畫中，我們將廣泛地研究在65 奈米世代(通道長度32 奈米)製程下的 全空乏絕緣層上矽元件，其源極/汲極延展區相對於閘極邊緣的偏移量以及使用 高介電常數介電質之閘極間隙壁對於元件操作特性的影響。首先，我們先研究在 短通道元件中，不同的閘極絕緣層厚度之邊際電場效應的影響。再來，我們將使 用高介電常數介電質在閘極間隙壁上，以增強元件之邊際電場來改善元件之驅動 電流。最後，我們將提出利用源極/汲極延展區偏移遠離其閘極邊緣，可大幅度 地降低元件待機漏電流。 我們可以預期到，當元件之源極/汲極延展區偏移遠離其閘極邊緣時，將額 外提供一載子電位障礙在此源極/汲極延展偏移區中，可明顯地降低元件漏電流 以減低在待機時的功率損耗。然而，利用此法同時地也犧牲了元件的驅動電流。 為了克服此項缺點，高介電常數介電質之閘極間隙壁可被用來增強邊際垂直電場 以提升元件通道兩側之跨壓和降低串聯電阻效應。最終，一個同時具有極低漏電 流和保持高元件驅動電流之奈米尺寸大小的新穎全空乏絕緣層上矽元件可被設 計出來。此法提供了一可行的方法使得待機低漏電流以及保持高驅動電流可同時 達成。此架構對於65 奈米世代(通道長度32 奈米)或更新世代的電晶體元件而言 是一相當有可行的技術。