奈米CMOS之前瞻射頻類比電路設計-子計畫一：奈米CMOS高頻與類比元件模型研發(I)
Abstract
奈米CMOS 元件速度之精進，其fT 與fmax 已超越100GHz 之目標。但是矽基板能
量損耗之問題，不易克服，已成為矽單晶片RF CMOS 電路研發之絆腳石。矽基板能
量損耗乃是射頻被動元件品質常數衰退，RF CMOS 元件雜訊，以及矽基板雜訊之來源
與主因。因此，矽基板能量損耗物理機制之探討與模型之建立對於RF CMOS 元件與
電路之最佳化設計以達低耗功率，低雜訊之目標，乃是一關鍵技術。本計畫針對此一
需求，訂立的目標，乃是要開發一套完整而具有物理意義之 」矽基板能量損耗模型」並
建構於原有的CMOS 元件模型上以改善高頻電路模擬之準確性並確保低耗功率，低雜
訊電路設計之成功。
本計畫之核心為一簡而完備的元件物理模型，能夠正確地模擬並預測高頻與類比元
件之特性，其準確性將以130 奈米與90 奈米製程之主動與被動元件來作驗證，其操作
頻率可高達數10GHz。此奈米CMOS 元件模型具備五個主要特點：
(1) 矽基板能量損耗模型為電阻、電容與電感之組合以準確預測在寬頻操作下之特性，
同時可模擬佈局參數與絕緣技術變異之影響。
(2) 奈米CMOS元件雜訊物理機制之研究與模型之建立─其中主要機制包括汲極電流雜
訊與矽基板偶合效應，閘極電阻雜訊與閘/汲極偶合效應。主要模型架構為four region
雜訊模型，包括flicker noise、white noise、substrate coupling noise、gate thermal
noise 等。
(3) 閘極電容模型之改善：可正確模擬元件結構與佈局參數對fringing 電容之影響並改善
Non-quasi-static 效應之準確性，此外，surface potential 模型之研究與應用可改善
偏壓效應之準確性，對於射頻與類比電路設計與最佳化為關鍵之一。
(4) 核心奈米元件模型─架構於奈米元件物理之理論基礎以正確模擬量子穿隧效應等，
藉以預測漏電流產生之功率損耗。
(5)Mobility 模型之改善─應力效應與佈局參數等影響隨著元件微縮至奈米級而日益顯
著，對於gm、fT、NF(noise figure)等高頻元件參數有極大影響。
本計畫預期達到之成果為(1)建立射頻元件量測、分析、參數粹取與模擬之研究環境與
技術。(2)設計新的元件測試鍵並建立佈局的環境與技術能力。(3)建立一套完整的高頻
元件模型以正確預測矽基板之能量損耗與雜訊。(4)創新之發明與專利化。(5)新的物理
機制與模型建立與國際學術論文之發表。(6)博士班人才之培育以補射頻CMOS 技術領
域人才之不足。