一個用於部分與完全解離絕緣矽電路模擬的統整元件模型---65奈米SOI CMOS基體源極內建能障降低的探討

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DC 欄位	值	語言
dc.contributor.author	蘇彬	en_US
dc.contributor.author	Su Pin	en_US
dc.date.accessioned	2014-12-13T10:31:32Z	-
dc.date.available	2014-12-13T10:31:32Z	-
dc.date.issued	2004	en_US
dc.identifier.govdoc	NSC93-2215-E009-029	zh_TW
dc.identifier.uri	http://hdl.handle.net/11536/91012	-
dc.identifier.uri	https://www.grb.gov.tw/search/planDetail?id=911886&docId=172320	en_US
dc.description.sponsorship	行政院國家科學委員會	zh_TW
dc.language.iso	zh_TW	en_US
dc.title	一個用於部分與完全解離絕緣矽電路模擬的統整元件模型---65奈米SOI CMOS基體源極內建能障降低的探討	zh_TW
dc.title	A Unified Model for Partial-Depletion and Full-Depletion SOI Circuit Designs---Investigation of Geometry-Dependent Body-Source Built-in Potential Lowering for 65-nm SOI CMOS	en_US
dc.type	Plan	en_US
dc.contributor.department	交通大學電子工程系	zh_TW
顯示於類別：	研究計畫