奈米級SoC電路之關鍵設計與分析技術---總計畫(I)

Abstract

矽製程CMOS 技術將在未來進入以奈米級(0.13μm 及以下)元件為量產主 流。設計與分析之挑戰主要來自縮小尺寸及降低供應電壓和物理操作極限所造 成之信號之抖動、雜訊與延遲等信號整合問題，而包含一般功能與延遲相關之 瑕疵模型亦需有新的模型以因應新的問題。連接延遲時間之相對拉長亦造成晶 片內信號傳輸方式應有革命性之改變。而SoC 晶片之更加複雜，亦需將混合信 號(類比/數位)之功率與雜訊分析等拉高至行為階層以加速模擬與分析速度。此 整合型計畫希望以三年之時間，研究奈米級SoC 電路之關鍵設計與分析技術， 我們將以四大關鍵子計畫: 奈米級 SoC 電路之行為層級系統分析平台、奈米級 內嵌式記憶體設計與測試技術、奈米SoC 之同步時脈電路設計與抖動量測、奈 米級SoC 晶片內通訊傳收機設計為主要之研究議題。第一年完成先進製程與文 件特性在電路設計、驗證與測試上之影響評估，並建立各子計畫之電路與驗證 平台雛形與新測試方法與錯誤模式評估。第二年完成各子計畫之晶片製作量測 與測試、雜訊、抖動、時序模式之建立。第三年完成整合之測試平台及驗證平 台。本計畫除了鑽研基本學理，分析理論，及在混合電路設計技巧、EDA 及測 試各領域尋求突破外，亦會和高科技業者在技術、系統及資料收集上互相合作。 相信此計畫之成果除了可提升國內在奈米CMOS SoC 電路設計與分析之技術， 亦可對高科技產業之技術及其產品功能之提升有所助益。