統計科技研究專題計畫---統計理論在積體電路製作品管上之應用

Abstract

半導體產業本身,不僅投資大、風險高、技 術層次高、人材缺乏,更嚴重的是其製程良率 相當不易掌握,對企業規模多屬中小型的我國 而言,進入障礙頗高.所謂良率是指一批成品中, 合於規格要求的產品所占的比例.由於製程中 的不良干擾及人為的疏失,不免有些IC元件無法 使用;更有些製程技術未臻成熟,導致成品的不 良率過高,使得產量過高,相對的提高了產品的 生產成本.因此,對積體電路製造業來說,良率便成了最主要的績效衡量工具.造成IC產品良率未 達到100%的主要原因是在製造時產生的製程缺 陷(Process defects),這些缺陷是否會造成IC產品的 失效(Fault),則受到線寬大小(Line spacing)、線路 形狀(Circuit pattern)、缺陷分布狀況(Defect distribution)以及缺陷大小(Defect size)等因素的影 響.此外,由實證研究中了解:當積體電路產品的 面積增大或複雜度增加時,其良率會相對的降 低.故在積體電路密度提高,並且由超大型(VLSI) 步入極大型(ULSI)的今日,IC產品良率的分析,愈 見其重要性.透過良率的分析與預測,對高階主 管而言,可以衡量產品的獲利能力,作為擬定企 業策略的參考依據;對現場監控人員而言,可以根據良率分析的結果,衡量目前的製程狀況以 及產品的成熟度;對製程與設計工程師而言,則 可利用良率分析的結果,著手進行產品製程或 設計的改善.然而,隨著積體電路複雜度的提高 以及晶片面積的增大,現有的良率模式,逐漸發 生嚴重的偏差,使得其在良率分析上的效果大 打折扣.即使是現今廣為積體電路製造業使用 的Negative binominal model,亦在實證研究中,遭到多 位學者的質疑,例如缺陷群聚參數.alpha.與晶片 面積有關、抽樣限制造成.alpha.定的製造環境 或對缺陷分布的探討不夠完整,而失去其應用 上的廣度;至於運算簡單的Poisson model,亦因缺陷 群聚現象的出現,而嚴重的低估良率,僅適用於 晶片面積小的良率分析上.在此一認知下,經過 第一年及第二年計畫執行的經驗與評估,以及 與工業界的溝通,本計畫第三年度的工作重點 將強調兩個方面:(1)線外品管方面:針對製程缺 陷在晶圓上的實際分布情況予以詳細的探討, 進而利用統計分析與檢定的技巧,將晶圓適當 的分區,消除缺陷群聚現象對良率分析的影響, 而建構出一個合理的、可適用於不同生產環境 下的良率模式.本計畫將與工研院次微米實驗 室合作,透過對實際資料的分析,了解新模式的 可行性,而給予適當的修正,同時並與其它良率 模式就預測績效上進行比較.最後透過良率分 析的功能,結合製程改善技術,使得積體電路產 品能在一個具經濟效益的 系統下生產,以大幅 提昇其產品競爭能力;(2)線上品管方面:以晶圓 上的缺陷數為品質特性做管制圖(Control chart)是 最重要的工作重點.通常都假設晶圓上的缺陷 分布遵守Poisson分配;惟晶圓上的缺陷分布因有群聚(Cluster)現象與Poisson分配的假設不符,因此 管制圖常誘導我們做出錯誤的判斷.管制圖在 使用上若使人缺乏信心,則將會漸遭忽視而終 至遺棄.本研究的第二年計畫中,已經使用空間 統計學(Spatial statistics)的分析工具(Quandrat analysis與適合度檢定),找出一個合理的機率分 配,以適切地描述晶圓上缺陷分布的情形;在第 三年的研究工作中,將進而依此機率分配,設計 出適用的抽樣計畫與製程管制圖.最後並以目 前半導體業界的一些實例,來驗證本研究方法 的可行性.