混合信號積體電路之核心設計技術-子計畫二：100 Gbps/400 Gbps 多通道, 高性能串列傳輸接收機

完整後設資料紀錄

DC 欄位	值	語言
dc.contributor.author	陳巍仁	zh_TW
dc.date.accessioned	2016-12-20T03:56:43Z	-
dc.date.available	2016-12-20T03:56:43Z	-
dc.date.issued	2016	en_US
dc.identifier.govdoc	MOST105-2221-E009-170	zh_TW
dc.identifier.uri	https://www.grb.gov.tw/search/planDetail?id=11877022&docId=484714	en_US
dc.identifier.uri	http://hdl.handle.net/11536/131792	-
dc.description.abstract		zh_TW
dc.description.abstract		en_US
dc.description.sponsorship	科技部	zh_TW
dc.language.iso	zh_TW	en_US
dc.subject		zh_TW
dc.subject		en_US
dc.title	混合信號積體電路之核心設計技術-子計畫二：100 Gbps/400 Gbps 多通道, 高性能串列傳輸接收機	zh_TW
dc.title	100 Gbps/400 Gbps Multi-Channel, High Performance Serial Link Receiver	en_US
dc.type	Plan	en_US
dc.contributor.department	國立交通大學電子工程學系及電子研究所	zh_TW
顯示於類別：	研究計畫