次微米斜角植入式MOS元件漏電流及熱載子效應之探討

Abstract

在閘極和汲極重疊區域,電子藉由能帶至能 帶穿隧效應所導致的漏電流已成為縮小次微米 元件的重要設計考量,對DRAM的設計要求更為嚴 格,因為儲存的電荷隨元件縮小而減少,Refresh的 間隔卻增長.實驗顯示,傳統MOS□LDD□閘汲極全 重疊(Full-overlap)元件,如ITLDD(反T型)□LATID等,不 同汲極結構有不同的漏電流程度.以往,從實驗 上探討這些元件的熱載子效應和漏電流的研究 頗多,僅少數從事MOS元件一維解析式漏電流的研究,Fully-overlap元件的相關研究更是屈指可數, 尤其是用斜角植入n-的LATID元件,複雜的二維效 應使得一維模式難以合乎要求,因此,本計畫擬 將建立LATID元件的數值式和解析式漏電流模式, 並尋求抑制漏電流的方法,此外,將建立LATID元 件的基片電流模式,這包括發展一可供製程和 元件模擬的系統,藉著模擬和實驗配合,以熱載 子效應和漏電流程度為設計考量,做LATID元件的 最佳化設計.本計畫首先將建立一套由製程□元件至電路的模擬系統.製程模擬器 (SUPREM IV) 及元件模擬器(MINIMOS)需適度修改物理參數,如 Mobility□雜質分布及Impactionization係數,以得到 吻合的ID及IB實驗和模擬結果,進而利用前面獲 得的LATID元件結構及參數,理論推導供數值模擬 用的能帶至能帶穿隧模式及解析式漏電流和基 片電流模式.最後,將以n-濃度□離子植入角度 和能量□夾層(Spacer)厚度等元件參數做LATID的 最佳化設計.此外,本計畫將就傳統LDD及LATID元件的熱載子特性及漏電流做一探討比較.研究 結果可使LATID元件在目前至未來次微米或深次 微米的VLSI設計上深具應用價值.