一種分析薄膜電晶體內完整能帶隙態位密度分佈的新穎方法

Abstract

在本篇論文中，我們提出一種創新的分析薄膜電晶體通道層內能帶隙態位密度(DOS)分佈的方法，利用此方法我們可以在單一元件中一次求得全能帶隙的態位密度分佈，不僅簡化量測與分析程序，同時也大幅降低製造成本與分析時間。

傳統若要求得全能帶隙缺陷密度分佈，必須分別製作N型和P型的薄膜電晶體才能獲得。在本論文中，我們利用一種具有電場感應汲極之蕭特基薄膜電晶體元件，可以實現完整能帶隙之薄膜態位密度分析。由於電場感應汲極之蕭特基薄膜電晶體在靠近汲極端有一電性接面(electrical junction)區，利用其上方的副閘極的偏壓可以感應出不同極性的電性接面，並藉此使單一元件可變換地操作在N或P通道模式。利用此一雙向操作(ambipolar)能力，再結合場效電導(field effect conductance)法，可以在單一元件中求出費米能階上、下的完整能帶隙缺陷密度分佈，而不必分別製作N及P通道模式的元件，如此將可大幅降低製作成本，並增加分析便利性。

此外，我們也在實驗中發現，在室溫下量測N通道和P通道的源極電流與閘極電壓特性，其交叉點的閘極電壓與傳統利用變溫方法求得的平帶電壓(flat-band voltage)幾為一致。經由實驗中不同製程與結構的元件一再的比對，均證實此現象的存在，因此我們提出利用此方式量測通道層內的平帶電壓，如此將可避免傳統變溫方法的耗時與繁複，大幅簡化程序並節省時間。

利用此方法，我們可以分析在不同的製程條件下薄膜的缺陷密度分佈。由於薄膜電晶體的電特性強烈受到通道中缺陷態位密度的影響。因此，透過我們提出的方法，能讓我們對薄膜電晶體的元件特性有更深入的瞭解，也有助於業界量產所須對薄膜電晶體元件的模式分析及電路設計與模擬的工作。