一種以路徑終止於停止線為法則的測試圖樣產生器

Abstract

本論文針對組合邏輯電路之測試發展了一套產生測試圖樣之軟體程式。 此程式結合了過去許多程式的優點，並增加一些策略。利用執行十個測試之標準範例 電路，顯示出本程式較過去的作法有較高之效率。 程式由C 語言寫成並建立在VAX －１１／７８０UNIX作業系統上。