閘矩陣佈局之時間延遲最佳化

Abstract

這篇論文主要是介紹TA-GML系統，此電腦輔助系統的功能為在閘矩陣佈局上從事邏輯 模擬及時間延遲最佳化，而最主要的觀念，是模擬圖型的介紹，它是建在電晶體層次 的圖型，很明確的描述CMOS的連接特性，由於對偶的關係，圖型上的路徑代表了實際 上電路流向，利用此一特性我們發展了一系列的演算法。就邏輯模擬而言，主要是由 模擬圖型中找出所對應的電路邏輯，而不是如以往的作法必須將佈局中的邏輯閘擷取 出，以得到輸出函數，前者的演算法較後者更為節省時間。就時間延遲最佳化而言， 可分為二大項，一為時間最佳化，乃是在已知電晶體寬度限制下，求得電路最短延遲 時間，在此演算法中包括了找最長路徑，同時也定義了新的延遲模型，其主要是介於 邏輯閘層次及電路層次之間，我們稱之為電晶體層次，雖然它沒有如SPICE 般高的精 確度，但是卻縮短了計算時間，在大電路中確實十分適用。二為面積最佳化，就是在 已知延遲時間求得最小電晶體面積，此一部份主要以牛頓法去解非線性之方程式。比 較以往處理相同問題的方法，本系統無論在精確度及計算時間上都略勝一籌，適合分 析大型電路的問題，此項電腦輔助設計系統可有效的幫助VLSI的設計者，在佈局時確 認電路邏輯的正確性，並由改變電晶體的寬度，以得到最佳延遲時間使得電路的時鐘 週期達到設計者所需的規格，本篇主要是以電晶體層次來考慮以上的問題，而不是以 往邏輯閘的層次，所以可達到很高的精確度。