高速互補式金氧半浮點乘加運算積體電路設計以多餘二位元表示之研究

Abstract

連續的乘和累加在數位訊號處理和影像處理上是最基本是最耗時間的運算，尤其在影 像處理上更是重要。一般用途的CPU（Central Processing Unit）已無暇讓乘和累加 佔去太多的時間，而必須由額外的電路，也就是額外的晶片，（Chip）來擔任此項任 務，以便能高速運行。所以本論文中，提出一種以RBR（Redundant Binary Represen tation）為基礎的高速互補式金氧半浮點乘加器的架構。 架構中，改良了三個部分，（一）．假數部分：部分乘積項必須先轉換成RBR， 再利 用RBA（Redundant Binary Addition）無進位傳遞的特性相加，也就是不受運算元長 度限制和計算時間一定，使所得乘積之結果，可不必轉換為２補數的型態，直接以 RBR 的型式累加，最後才以修正進位跳躍加法器轉換成二位元的形式輸出。（二）． 指數部分：以兩個接連的CSA 的單元做加減的處理，省去了８位元的進位傳遞。（三 ）．符號部分：則是在不會造成延遲下並行處理。同時吾人亦克服此架構中內部介面 的問題，並溶入時間、面積的效益問題；乘的時間複雜度為０（logn）比傳統陣列乘 的時間複雜度０（n） 快了許多，並省去乘積後的CLA 與２補數電路的符號轉換的處 理，直接以RBR 做位移的處理，並以修正進位跳躍加法器做最後轉換成SM（Sign Mag nitude）的工作。顯示時間與面積皆做最佳的處理。 架構中所採行的是，平行、導管（Pipeline）的處理，靜態（Satatic）CMOS 的電路 ，IEEE的標準格式，最後經Daisy 工具的邏輯模擬結果，以２微米CMOS標準單元的技 術，３２位元的浮點乘加器，已能在７０ns內完成一次的乘加動作。