可測性計量輔助之序向電路測試圖樣產生器及部分掃描設計方法

Abstract

本論文提出一個可測性計量輔助之序向電路測試圖樣產生器, 這個測試圖樣產生器根 據電路所在的狀態, 以最佳化的方法調整電路輸入端的信號機率分布, 來產生測試圖 樣, 再把這些測試圖樣作偵錯模擬以找到它能測到的故障, 并將電路推到下一個狀態 準備產生下一個測試圖樣。將這個測試圖樣產生器應用在ISCAS'89所提出的樣版電路 上, 可以得到很不錯的結果。 另外本論文亦利用此可測性計量為判斷準則來找出哪些正反器需要做部分掃描設計, 以提高整個電路的可測性。我們定義了一個「可控性預測值」的參數來作為選擇掃描 哪些正反器的判斷準則。將這個準則應用在ISCAS'89的樣版電路, 可以得到比其它方 法更合理的結果。 本論文共分六章, 第一章介紹現存的序向電路測試圖樣產生器, 如CONTEST,GENTEST 及STALLION等, 并分析其優缺點, 再說明我們所提出的序向電路測試圖樣產生器( 取 名TEATEST)所具有的特性與優點, 此外并且分析了為什么須要對電路做部分掃描設計 , 說明部分掃描設計比掃描設計更具經濟性并保有后者的優點。第二章解釋一些TEAT EST 所用到的定義及基本觀念, 然后詳細說明其測試圖樣產生方法。第三章列出TEAT EST 的實驗結果, 并拿來和CONTEST 及GENTEST 的結果作比較和討論。第四章由TEAT EST 的實驗結果延續而來, 首先定義了一種稱為「可控性預測值」的參數, 此參數可 以精確的預估電路中的正反器在被啟始之后的可控性良好與否, 并且利用此「可控性 預測值」發展出一套自動找出哪些正反器需要部分掃描設計的方法──E-SCAN。第五 章列出E-SCAN應用在ISCAS'89的樣版電路后所得到的結果, 這個結果顯示出合理的掃 描部分正反器之后, 可以得到很好的故障括含率。第六章對提出的兩種方法:TEATEST 及E-SCAN作一個結論。 適用於此論文的電路為使用延遲型正反器的同步序向電路, 并假設在時序控制線上不 會有故障發生。