多階邏輯化簡法則之研究

Abstract

多階邏輯設計與傳統二階可程式規劃邏輯陣列之積體電路制作相比較, 具有較少面積 需求及較快速度之優點, 已成為邏輯合成的新趨向。自動邏輯合成的功用在將一高階 之硬體描述語言轉換至一可實現邏輯電路。此種合成過程可視為一串列轉換, 其中包 含函數指定、邏輯描述、邏輯合成、電特性表示、實體佈局。在本論文中, 首先我們 針對各種轉換詳加探討, 其中包含多階邏輯化簡法則、驗證法則及技術映射法則。多 階邏輯化簡方法可概分為( 一 )整體最佳化- 針對綱路上所有函數所作之轉換、( 二 )本地最佳化- 針對某特定節點所作之轉換。整體化簡可分為( 一 )核心截取- 如何 找尋函數間共同項、( 二 )再取代–檢查某一函數是否為其它函數之因子、( 三 )相 位指定–指定綱路中間節點相位以使反相器數目減少。本地化簡可分為( 一 )因子化 –找尋節點之因式型以便估算成本、( 二 )分解化–將大的邏輯函數加以分解以便容 易制作、( 三 )簡單化–考慮綱路上的不管項, 針對節點所作之化簡。 驗證法則之目的, 在將確保各種轉換步驟間之正確性。驗證方法可分( 一 )部分模擬 –產生部分測試圖樣, 針對二個綱路輸出值比較以決定綱路是否相當、( 二 )打散法 –將多階綱路壓為二階并使用二階驗證法、( 三 )多階恆真–建立一個比較綱路, 則 二綱路相當若此比較綱路為多階恆真、( 四 )使用二元決定圖。 技術映射為合成過程中的最后一步驟, 其目的在將經化簡后所得之多階綱路, 針對標 的閘館映射成一可實現綱路串列且必需具有最少面積須求與最短時間延遲。針對技術 映射問題, 我們設計一個混合模式架構用以合成動態電路。在此架構下, 較傳統方法 所需面積較少。我們在SUN 工作站上, 以C 語言完成映射法則, 依據實驗結果顯示, 可節省27% 面積。