數位電路中延遲故障之可測試性度量

Abstract

速度快是積體電路的主要目標之一, 而積體電路在近些年來的發展一日千里, 速度越 來越快的結果, 使得對時標的要求也越重要。因此, 原本對定值故障的測試, 已無法 滿足我們的需求。相對地, 延遲故障的測試則日益受重視。本篇論文以延遲故障為研 討範疇。 可測試性度量的主要功能是能快速地估計出若干型樣下的故障括含量, 并可找出電路 中難以測試的區域, 作為電路設計工程師修改的參考。另外, 可測試性分析能夠提供 一些有用的資訊, 使測試型樣產生器提高它的效率。這也是本篇論文之所以作可測試 性度量的原因。 論文中首先就非嚴謹測試與嚴謹測試分別推導延遲故障之效應傳遞與凌駕關係, 并根 據這些關係提出故障消減的方法。這套方法對非嚴謹測試的效率, 約可消去故障總數 的四分之一, 而對嚴謹測試則約可消去四十百分比。 其次, 本篇論文以機率模型推導延遲故障之可控制性與可觀察性, 由此建立組合邏輯 電路中延遲故障之可測試度量, 更進一步地將這種可測試性度量推展到序向邏輯電路 。并且在SUN3/160工作站上以C 語言寫成程式, 此程式能快速地估計出若干型樣下的 故障括含量, 將它與故障模擬器實際計算的結果比較, 顯示出此程式能夠精確地估計 基準電路的故障括含量。同時此程也能指出電路中較難測試的區域, 而實驗結果顯示 難以測試的延遲故障都位於這些區域。