延遲障礙之障礙模擬

Abstract

本論文對於延遲障礙模擬，除了有原來之嚴格和不嚴格的二種測試外，還提出新的無 雜波嚴格之測試，在這種測試下，如果沒有延遲障礙存在，則保證電路操作一定正確 ；並且還用二種有效且完整的代數演算方法去模擬延遲障礙：一種是對閘延遲障礙提 出代數方法的歸納延遲障礙模擬，另一種則是對路徑延遲障礙提出代數方法的感應路 徑追蹤，這些方法只做實值模擬，卻不做障礙模擬。本論文對於延遲障礙模擬提出完 整的障礙模擬，包括：1.無雜波嚴格的閘延遲障礙模擬2.嚴格的閘延遲障礙模擬3.不 嚴格的閘延遲障礙模擬4.無雜波嚴格的路徑延遲障礙模擬5.嚴格的路徑延遲障礙模擬 6.不嚴格的路徑延遲障礙模擬等六大部分。 根據以上的歸納延遲障礙模擬之代數分析，我們在工作站上用 C語言把無雜波嚴格的 閘延遲障礙模擬，嚴格的閘延遲障礙模擬和不嚴格的閘延遲障礙模擬寫成程式，這些 程式能估計若干測試型樣下的基準電路之障礙括含量和 CPU時間，從實驗結果說明了 我們的方法是有效的，即使模擬很長的測試型樣，也只需要合理的時間。我們發現對 路徑延遲障礙的感應路徑追蹤是一種完整的方法，這與傳統定止障礙的感應路徑追蹤 是不同，但是在路徑延遲障礙下，電路的全部路徑數目會因電路的增大而成指數增加 ，也就是大電路的全部路徑數目會非常多，所以沒有將路徑延遲障礙的感應路徑追之 代數方法寫成程式。