組合邏輯電路的極小測試集

Abstract

本篇論文研製一個高效率測試圖樣產生系統，這個系統提供幾種經驗法則去實現極 小高涵蓋率(High Fault Coverage) 的測試圖樣。這些經驗法則分別是（１）動態 壓縮(Dynamic Compaction)。（２）故障樣本的排序(Fault Ordering)。（３）動 態可測性計量分析(Dynamic Testability) 輔助產生高涵蓋率的測試集。以及（４ ）逆行偏向的測試圖樣產生器(Reverse Order Patial TPG)。經由若干基準電路的 實驗中顯示，這個系統比以前所發表的系統產生較小的測試圖樣集。