低功率內嵌式簡化指令集處理器設計

Abstract

低功率內嵌式簡化指令集處理器設計 研究生：陳振敏 指導教授：任建葳 博士國立交通大學電子研究所摘要葳近年來，低功率 已成為設計最佳化的一項基本要求。由於超大型積體電路密度不斷增大， 消耗的熱能已嚴重影響IC的可靠度、包裝的花費、電池的壽命，尤其在可 攜式的電子產品。可攜式或內嵌式系統由於整體的費用(低功率、面積小 、速度夠)比一般微處理器更適用於消費性電子產品，例如影像和聲音處 裡器。 本篇論文設計與探討了內嵌式簡化指令集處理器(應用在MPEG-2 影像解碼器)，並比較兩個不同架構上 (4-stage and 5-stage) 的指令 pipeline設計困難度、面積、功率、速度的差別。發現5-stage在控制電 路和ALU 的面積比4-stage小10％，消耗功率也少6％~50％；然而4-stage 完全沒有pipeline stall產生，所以很容易作control設計，control- intensive的處理器需要讀寫其它模組的控制暫存器，根據MPEG-2程式靜 態分析的結果，有50％ 的load/store指令，所以，4-stage是很合適的 pipeline結構。 為了估算功率消耗，我們在Verilog模擬環境內，用PLI 設計一個使用程式，能計算出每個週期處裡器消耗的能量。並由計算的週 期消耗能量和指令行為模態的詳細分析，我們提出了一個(ALU和memory) 指令消耗功率模擬模式，藉著模擬模式，我們能預測出一串指令程式在處 理器上執行會消耗的功率，誤差在20％以內，而且模擬模式預測的功率消 耗能作為指令程式功率最小化工作的一項指標 (cost function)。 最後 為了能在軟體階層將功率最小化，我們提出了兩個軟體設計策略，第一是 從指令程式下手：將指令格式相同的儘量放在一起、用相同功能的指令替 換原來的指令、等等。第二針對指令的機器碼，使沒編碼的位元能跟上一 個指令中相同位置的值相等，在指令bus上能減少4％~9％的功率消耗。 In the thesis, we design a RISC-style processor embedded in NCTUMPEG-2 video decoder. Two different organizations, 4-stage and 5-stage pipelines, are designed, simulated and functionally emulatedby hardware emulator, PiE. Design, area, power cost are also comparedwith each other.A simplified cell power dissipation model is proposed for the toolimplementation (using Verilog-HDL) of gate-level energy estimation.Then we propose a new instruction energy model of ALU instructionsand memory instructions in 4-stage RISC processor. Utilizing the instruction energy model enables us to predict the amount of energydissipation of a program. The error rate is within 20%. The valuescan be applied into the object cost function of power minimizationin software level of abstraction.Two software-level strategies for power minimization are also proposed.The first strategy includes operand reordering, instruction reordering, instruction replacement, and grouping instructions with similar instruction format.The second strategy applies in the machine code of instructions. We makebest use of the don't-care bits in the machine code by letting the presentdon't-care bits dynamically be the same values as the ones of the samebit location in the immediate, previous instruction. The no bit switcheswill happen on instruction bus and instruction register. The above twostrategies give satisfactory, 4%-9%, power reduction ratio.