高速乙太網路接收機中管線化決策回授型等化器之ASIC設計

Abstract

在100BASE-TX接收機設計中，以數位訊號處理(DSP)技術為基礎的設計理念，逐漸替代了傳統類比式的想法。對數位化的實現方式而言，其最大的挑戰在於如何滿足高速處理速度的要求。在這篇論文中，我們將應用架構(architecture)與演算法則(algorithm)的轉換技術，來建構一個高速等化器。而有關於硬體實現方面的議題，如硬體面積的節省等，也會一併提出討論。最後，我們使用硬體描述語言VHDL與硬體定點格式觀念，去實現所提出的設計構想。而經效能驗證後，其結果證實了我們的設計構想，在100BASE-TX應用上的可行性。

The DSP-based design has gradually replaced the conventional analog approach in the 100BASE-TX transceiver. The main challenge for the the digital implementation is the requirement of high speed processing rate. In this thesis, the architecture and algorithm transformation techniques are used to construct a high speed equalizer. The implementation issues such as hardware saving are also be discussed. The fixed-point format of our design has been implemented with VHDL language. The result of performance verification has proven the feasibility of our design in the 100BASE-TX application.