用於低功率系統晶片上時脈與暫存器組設計之研究

Abstract

時脈(clock)和記憶體向來都是超大型積體電路(VLSI)中兩個主要消耗功率的子系統(subsystem)。這個領先的情況隨著製程快速進步會越來越明顯，因為時脈訊號速度持續的向上攀升、並且越來越多的應用整合大量的記憶體進單晶片上。我們在這篇論文中提出這兩個子系統消耗功率的模型並且分別加以探討。 我們認為依各個區塊的運算特性劃分為不同的時脈區域(clock domain)，並分別供給其需要的時脈訊號可以大幅降低時脈子系統的功率逸散(power dissipation)。我們將這個想法實際應用在一個多率(multirate)的快速傅立葉轉換(FFT)架構中。在晶片大小約略相同的情況下，我們降低了時脈子系統約五成(47% ~ 51%)的功率消耗，相當於省下了整個架構上大約兩成(14% ~ 28%)功率。 記憶體分割(memory partitioning)是個常用的省電方法，我們運用這個方法在低功率暫存器組(register file)的設計中。暫存器組分割可以有效的降低功率但需付出一些額外的代價(overheads)，於是我們在這篇論文中提出了一個簡單的模型，不需事先佈局(layout)就可以精確預估最佳分割的大小，我們的實驗結果和實際的佈局後模擬(post-layout simulation)完全吻合。所有的實驗數據皆附在各章節末。

The clock and the memory subsystems contribute most of the power dissipation in a SoC design. In this thesis, we examine these two major power consumers and develop the simplified power dissipation model for each of them. First, we propose a low-power clock subsystem with multi-phase clocks at a reduced frequency for our multirate FFT implementation. The proposed clocking scheme reduces 47% to 51% power dissipation on the clock network and saves 14% to 28% overall power with a comparable silicon area. Then, we propose the optimal register file banking to illustrate the power reduction techniques for the memory subsystem. The proposed simple model for power estimation in the banked register file correctly guides the optimization process to find the banking number that consumes the least power. The results are consistent with the HSPICE post-layout simulation. Both the simulation and implementation results are available at the end of each chapter.