低功率預先比對之內容可定址記憶體電路和轉換後備緩衝器之設計

Abstract

使用預先比對電路和結合電源閘及雙電壓技巧用於內容可定址記憶體和轉換後備緩衝器實現在本篇論文中。預先比對電路允許一些已儲存的資料和一些欲比對的資料預先做比較的動作。透過這種機制來減少比對線電路的放電次數。應用此技巧於一個32行x 32位元的內容可定址記憶體，並利用TSMC 0.13um CMOS 技術來加以實現。根據模擬結果，使用預先比對電路之內容可定址記憶體可以減少22.8% 的動態功率之消耗，在使用4位元的預先比對電路情形之下。

電源閘及雙電壓技巧被用於預先比對電路之內容可定址記憶體和轉換後備緩衝器。一個32行x 32位元之內容可定址記憶體和36行x 32位元之靜態隨機儲取記憶體被結合成一個轉換後備緩衝器。利用TSMC 100nm CMOS 技術來加以模擬。根據模擬結果，使用預先比對電路之內容可定址記憶體可以減少31.1% 的漏電功率之消耗，而轉換後備緩衝器則可以省下33.4%之漏電功率。