DSP處理器浮點數加法運算單元之非同步電路設計

Abstract

在這篇畢業論文中，我們提出了一個非同步的IEEE 754標準浮點數加法運算單元。這個加法器使用了Micronet這個管線架構。不同於傳統的線性管線架構，Micronet的資源間彼此做溝通，而能達到最好的資源使用效率。 為了要讓執行時間達到最小，這個加法運算單元將電路分成兩個部分，這兩個部分同時處理著同樣的一個加法運算。電路中，使用了一個指數差的預測單元，用來預測目前的這個加法運算中兩個浮點數的指數是相差多少。此外，我們可以藉著不對某一個運算單元發出運算要求來跳過某一個不必要的步驟；當相加的兩個浮點數的指數差夠大時，標準化這一個步驟事實上是不必要的，若再配和上成功的指數差預測，我們可以省略傳統浮點數運算理論五個步驟中的二個，也就是只用三個步驟就能完成這一次的加法運算。實驗結果顯示，若預測成功，則在這一部份的電路中，就可以省略掉一次的加法運算而有著2.3％∼10％的速度改善。 由於管線上的每個階段的執行時間都不盡相同，在同步時脈電路中，因為必須要有全域的時脈週期，固有某些階段會有閒置等待下一個時脈週期的到來；相較於此，在這篇論文所提出的架構中採用的非同步架構利用握手協定，有效的利用了每一個管線階段的執行，而使的加法運算所耗費的時間平均可有8％的速度提升。