標題: 低功率單晶片網路之拓樸與佈局規劃
Topology Generation and Floorplanning for Low Power Application-Specific Network-on-Chips
作者: 李婉毓
Wan-Yu Lee
江蕙如
Iris Hui-Ru Jiang
電子研究所
關鍵字: 低功率;單晶片網路;拓樸;佈局;Low Power;Network-on-Chip;Topology;Floorplan
公開日期: 2006
摘要: 隨著製程之進步,晶片上的核心數目與核心間的資料傳輸量急遽增加。傳統使用共享匯流排做為核心間的連接方式功效不彰。應用網路連接核心的單晶片網路因能大幅提升傳輸效率,是近年新興又熱門的研究領域。單晶片網路的效能可由功率、速度、面積這三方面來評估。功率及速度由網路拓樸及其所使用的路由器數目決定;面積則是與佈局有關。不同於以往,本論文提出新的單晶片網路設計流程-先完成與效能密切相關的拓樸設計而後再做佈局規劃,並且突破前人使用複雜而耗時的演算法的缺點。實驗結果證實,本論文中所產生的網路拓樸保證符合路由器數目的限制,並且保證決不會造成資料傳輸的交互等待因而引發系統停滯。更甚者,在使用與前人一樣甚至更少的路由器數目,並保有前兩項特點之下,仍能達成低功耗的目地。
URI: http://140.113.39.130/cdrfb3/record/nctu/#GT009411682
http://hdl.handle.net/11536/80596
顯示於類別:畢業論文


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