系統晶片之靜電防護元件模擬、電路模型與參數最佳化之研究(III)

Abstract

ESD 在晶片設計上扮演保護系統的重要角色，適當使用模擬技術與SPICE 模 型，有助於ESD 技術發展。晶片研發把設計分為『核心』暨『ESD 保護』電路，各 自完成再結合成系統；有效借助電腦模擬可減少結構實作、測試與條件之次數。SPICE 模型的建立有助於事前分析系統結合後穩定性以及探討保護電路之被動暨雜散元件在 高頻與類比晶片的影響。穩健數值模擬技術及具物理意義等效電路模型開發，成為 SOC ESD 設計工具使用上重要的課題之一。延續前兩次計畫研究方向與成果，本計 畫致力於積體電路靜電放電SPICE 模擬技術建立。規劃暨所執行之階段工作分為： 第一階段：從事ESD 元件電特性模擬，用以掌握ESD 物理機制，建立元件層級分析 技術(執行期限8/93~7/94，已結案)； 第二階段：發展ESD 元件SPICE 模型，運用智慧型萃取技術進行參數萃取 (執行期 限8/94~7/95，執行中)；以及 第三階段：致力於積體電路靜電放電SPICE 模擬雛型建立，將吾人建立的ESD 模型 併入SPICE 程式碼，同時研究高頻暨類比電路ESD 模擬的數值方法，建 立電路暨系統層級ESD 分析技術(本年度提案)。 ESD 等校電路模型代入電路模擬時需求解與時間有關的常微分方程組。由於多重 電壓-電流的非線性特性及瞬間高電流路徑的產生，因此SPICE 進行基本ESD 電性 模擬也極易遭受數值不收斂問題。本計畫開發適用於系統晶片模組與電路設計使用之 SPICE ESD 分析技術。吾人從SPICE3 的程式原始碼進行分析，找出可以併入ESD 模型的程式模組部分，將吾人所開發的模型實現於SPICE3 中，研究穩健的數值方法 並進行SPICE 電路模擬測試。同時測試高頻與類比電路ESD 模擬時的準確性暨收 斂，計畫期間將與園區廠商合作進行量測數據比對與參數準確性校估。計畫研究之 ESD 模型及SPICE 模擬技術，預期對於SOC 模組、高頻及類比電路設計的穩定性 相關應用有所助益。